本文由群友Polaris投稿，DualMono代发。

原文链接：Spectrum MK-I Prototype 开发全流程详解

注意
！！！5W+ 超长文警告！！！

本文要分享什么

这篇文章不只是一份项目记录或技术分享，它还试图回答另一个问题：一个大四学生，如何在不到半年内（2025 年 11 月底 — 2026 年 5 月中旬），独立完成一个跨硬件、模拟、数字、固件、上位机的整机系统。

我会在第一章开头给出完整的开发时间线、每个模块的工时占比、踩坑节点和决策回溯。希望这部分对正在做毕设、或者准备启动一个长周期 side project 的你有所参考。毕竟在我看来，"如何在有限时间里推进一个大项目"和"项目本身的技术深度"是同等重要的两件事。

本文目录

前言
1. 系统总览
2. 输入信源模块的选择与设计
3. 耳放模块设计

前言

为什么要做这样一个项目？

这个计划最早始于高中时期，那个时候因为家里管的比较严，手机电脑之类的电子产品平时上学期间几乎无法接触~~虽然有偷偷在用~~，所以课余最多的休闲活动便是听音乐。正好之前在家里翻出来一个索尼大法的 CD 机，经常晚上独自在睡前听会音乐。

不过因为当时那台机器年代久远，虽然光碟读取十分顺畅，但是奈何输出音频质量实在一般，并且有严重的声道偏音，所以后来就换成了一个 EROS 的便携播放器。但是我对于实体音源有着谜一般的执着，所以拥有一台精致的高性能 CD 播放器自那时起便成为了我的目标。

当前市面上产品的现状

虽然最近（2026年）两三年实体音源市场相比我上高中时出现了爆发式的增长，但 CD 播放器的底层技术却依旧和千禧年初时几乎没有任何区别。毕竟在数字流媒体疯狂发展的当下，几乎没有厂家愿意去推进一个几乎淘汰技术的发展。所以当前市面上除了几家比较知名的 HiFi 播放器厂商有出过一些昂贵的正经方案台式 CD 播放器外，其他的主打便携的播放器几乎无一例外都是使用士兰微等国内厂商的 SoC 方案，集成了 CD 伺服驱动、CD 解码以及基本的快进快退和切轨控制以及一些基本外设，功能几乎都是被钉死的（CD 播放 + USB 声卡模式，千篇一律）基本没有什么拓展空间，各家最大的区别在我看来就是壳子了（笑），但当下比较热门的几款高保真便携 CD 播放器的外观工业设计也没有很对我胃口的（纯个人观点）。

整体给我的感觉就是厂商基本都在借着实体音源市场的东风蹭便携 CD 播放器的热度而没有非常认真地在做这个品类。

达音科 Concept R CD机

水月雨梦想碟机

我理想中的 CD 播放器应该是一个介于便携播放器和台式播放器之间的桌面级多功能、可拓展、高保真、兼具机械与电路设计美学于一身的一个精致设备，一个放在桌上让我每天看见它都能心情愉悦的东西。但这个要求目前市面上的设备明显都无法满足。所以我便决定要从 0 开始自己手搓一台符合我理想的播放器。（这个时期的我还没意识到 CD 伺服相关的电路设计难度究竟有多变态）

前期探索

严格来说这个项目实际上我在上大学期间都有在断断续续地研究，只不过由于之前时间比较零碎，所有都没有什么很深入成体系的研究结果。如果硬要总结一下的话，大致可以总结为以下两点：

CD 光碟的直接读取与解码方案对于个人开发者来说几乎无法实现。

这里的直接读取指的不是使用 IDE 或 SATA 光驱配合转接板抑或是使用自带数字音频输出的光驱（例如某些自带 SPDIF 数字信号输出的），而是从 CD 伺服电路开始配合合适的 CD 光头和主轴电机来读取 CD 光盘的原生比特流，再配合 CD 数据解码来得到 I²S 或 SPDIF 格式的标准数字音频数据交给后级单元进行解码。

这部分的主要难点是 CD 伺服相关电路方案几乎没有系统性的设计指南，相关芯片的手册中也几乎没有明确的参考设计，作为一个 20 年前流行的技术，即便在当时都算是相当小众的技术而鲜少有人专门研究，更不用说撰写完整的开发记录了。

现在如今的互联网上能搜索到的有效信息根本无法支撑一个完全没有任何相关设计经验的人从零开始开发。此外相关芯片的设计资料还被高度垄断在飞利浦、索尼、联发科等大厂手中，个人开发者根本无法接触。即便是近几年国内厂商推出的低成本高集成度 SoC 的设计资料也是高度保密，所有资料和开发工具链都必须向厂家购买全套方案才可以获取。~个人用户根本鸟都不鸟你~

所以经过近一年断断续续的技术调研和多次打板测试，我基本确定这条路就是个完完全全的死胡同（至少我是这么认为的）。

数字音频的解码和耳放、功放电路有大量的资料可以支持调试和开发。

相比 CD 伺服的蜀道难，播放器后级的音频解码和放大方案则可谓是康庄大道，百花齐放。

从早期飞利浦 TDA1541 那一代的 R-2R 拓扑，到后来 Δ-Σ 调制方案的逐步主流化，再到近几年 AKM、ESS、CirrusLogic 三家在民用 HiFi DAC 上的反复内卷，整个数字音频解码链条上几乎每一个环节都能找到完善的应用笔记、参考设计和开源项目。无论是 ADI、TI 这种老牌大厂的应用笔记体系，还是 Diyaudio、HeadFi 这些发烧友社区积累二十多年的经验帖，对个人开发者都是开放的。

耳放和功放电路就更不必说了。运算放大器 + 推挽缓冲的甲类耳放、基于 OPA 系列的复合反馈耳放、TPA / TAS 系列的 D 类功放方案、IRS 系列高压驱动方案……几乎你能想到的每一种拓扑，都有现成的成熟参考方案和大量的实测数据可供参考。

更幸运的是，由于音频解码芯片的接口标准（I²S、TDM、SPDIF）相对稳定，前级和后级是高度解耦的，这意味着即便我暂时无法搞定 CD 伺服，只要预留好标准数字音频接口，未来若有机会重启 CD 部分，前端模块可以无缝接入现有系统。这种"可拓展"的特性正好契合了我最初的设计理念。

方案取舍

说了这么多 CD 播放器的话题，那这和标题的项目之间的联系又是什么呢？相信你也猜到了，那就是我暂时放弃了 CD 播放的需求，转而将整个项目的重心放到了一个多功能可拓展的桌面解码耳放+功放平台上，在脱离了 CD 播放这个泥潭后再重新审视整个项目，其需求相当明确了：

尽可能多的音源输入类型支持：USB Audio、蓝牙、光纤 SPDIF一个都不能少，覆盖电脑、手机、电视、游戏机、便携播放器等几乎所有桌面常见的信号源
尽可能高的解码与放大保真度 —— 至少要做到 AKM / ESS 中端 DAC + 低噪声运放 + 高线性度 D 类功放的水准，整机 A 计权信噪比目标 100 dB 以上
尽可能紧凑的桌面体积：整机占地不超过 18 × 18 cm，这意味着所有功能必须高度模块化堆叠
单一线缆供电：桌面设备最忌讳一堆电源线，必须做到一根 USB-C 通吃，借助 USB-PD 协议拿到足够的功率上限
现代化的人机交互：OLED 显示 + 旋转编码器 + 5 向摇杆，告别老派 CD 机那种几个塑料按键 + 七段数码管的"工业风"
真正意义上的"可拓展"：预留未来加入 CD 转盘模块、独立手机底座模块、甚至流媒体网络模块的硬件与协议接口
远程固件升级能力：桌面设备不是焊死的成品，应当像现代消费电子那样支持 OTA，便于长期迭代
整机美学优先：既然每天要看，那它就必须好看。机械结构、PCB 配色、面板布局、灯效……每一处都要经得起细看

这套需求清单看起来很难实现，事实上在实际推进过程中也确实让我吃了不少苦头——尤其是"小体积"和"高保真"这两条几乎是天然矛盾的：高保真需要充足的模拟链路布板空间、独立的电源域、远离干扰源的接地策略；而小体积则要求一切高度集成、紧凑堆叠、共用走线，这两者的拉扯贯穿了整个开发周期。

最终我给这台机器起的名字叫做 Spectrum MK-I，"Spectrum" 取自频谱之意，致敬一切声音的本源；"MK-I"则是 Mark I 的缩写，意味着这是这条产品线的第一代，未来还会有 MK-II、MK-III……当然，做不做得出来就是另一回事了（笑），但总归要给人留点想象空间不是吗？😏

写在正文之前

在阅读正文之前我必须郑重声明，这个工程并不是一个追求极致数据或性能的项目，而是一个在有限时间、有限预算、有限测试条件下诞生的技术验证用原型机，我设计这个系统的首要目的并不是为了实现最强的性能，而是验证整套系统逻辑和工程实现路线的可行性，所以在后文中你会不可避免的看到我为了时间或工程复杂性等问题而作出的各种妥协。或许这在别人看来并非工程上的最优解，但我可以保证这是以我自身能力和当时条件下做能做出的最优选择。

追求极致固然美好，但工程实践很多时候也是妥协的艺术。我后续也会在此基础上继续持续开发，通过一步步的迭代把整个项目实现到我最开始理想中的样子。

以及正如开头所警告的那样，这是一篇 5 万字以上的超长文。考虑到不同读者的耐心和兴趣点不同，我把全文按以下顺序组织：

第一部分（系统总览）：整体架构哲学。这部分技术密度较低，适合所有读者
第二部分（核心技术亮点）：三大跨域分别展开——时钟域的 ASRC 重整、信号域的全 DC 耦合前端与有源分频、电源域的 LDO 级联降噪。
第三部分（功放与电源）：D 类功放的 DVC 拓扑选择、LM5122 双相交错升压的 RHP Zero 补偿。
第四部分（固件与上位机）：异构双 MCU 协同、自研 MonoUI 框架、Staging OTA 防砖机制。
第五部分（实测与复盘）：完整的测试方法学、客观数据、踩坑全记录、反思与未完成的工作。

文中所有的设计决策我都会尽量给出"为什么不那样"的反事实论证——比如为什么不用集成的双极性电源芯片、为什么不用集成 DSP 的 D 类方案、为什么不用 LVGL 而要自己写 UI 框架。我相信比起"我选了什么"，"我为什么没选别的"才是更有价值的信息。

同样地，凡是涉及测试和测量的部分，我都会老实交代实验条件和局限。受限于 HomeLab 的设备，部分指标（比如 THD）我目前还没有专业音频分析仪可以直接测量，相关数据要么是参考芯片原厂指标，要么是通过等效噪声带宽折算得到的，这些都会在文中明确标注，绝不混淆。

1. 系统总览

设计提示
对于 Spectrum MK-I 这种规模的项目，顶层架构的规划质量直接决定了后续电路设计的发力方向。若前期架构存在偏差，局部电路的优化往往难以弥补系统层面的缺陷；反之，只要架构合理，单点设计的不足可以通过后续迭代逐步改善。因此，本章首先对整机架构、约束条件与设计准则进行系统梳理，为后续各章节的技术细节奠定基础。

1.1 整机外观与接口布局

Spectrum MK-I 整机尺寸约为 180 mm × 150 mm × 35 mm，后续计划采用全铝合金 CNC 外壳或配套尺寸的挤铝外壳加前后面板的形式。

前面板人机交互区域包括一块 3.12 英寸、分辨率为 256 × 64 像素的 OLED 显示屏，以及一颗 ALPS 旋转编码器，集成按压与四向摇杆功能：

正面接口：

❶ D 类功放右声道输出接口（XT30）
❷ D 类功放左声道输出接口（XT30）
❸ D 类功放低音增强声道 1 输出接口（XT30）
❹ D 类功放低音增强声道 2 输出接口（XT30）
❺ 耳放模块平衡（BAL）输出接口
❻ 耳放模块单端（SE）输出接口

背面接口：

❶ TOSLINK S/PDIF 协议光纤音频输入接口
❷ HDMI 音频分离模块 RX（输入） mini-HDMI 接口
❸ HDMI 音频分离模块 TX（输出） mini-HDMI 接口
❹ USB Type-C 界面模块输入接口
❺ USB Type-C CDC 串口调试交互接口
❻ USB Type-C PD 供电输入接口
❼ 4817 DC 供电输入接口

整机由四大部分构成：主板（含输入信源模块、主控模块及板级电源）、耳放输出模块、D 类输出模块、前置面板模块。

采用堆叠式多板结构而非单板设计，主要出于热管理、噪声隔离、可扩展性与调试便利性的综合考量，具体内容将在本章后续章节展开。

1.2 项目开发周期

Spectrum MK-I 开发甘特图

1.3 关键参数速查

在展开技术细节之前，先将整机关键设计与实测参数汇总如下，便于快速查阅：

类别	项目	实测值 / 设计值
音频指标	耳放（等效 A 计权 SNR）	112.4 dB
	耳放 −3 dB 带宽	79 kHz
	声道间串扰抑制	> 100 dB
	D 类有源分频点	80 Hz
	D 类整机转换效率	> 90%
电源指标	升压主轨电压	32 V
	升压主轨纹波	< 63 mVpp
	持续输出功率上限	100 W（受 PD 协议限制）
	短时瞬态功率	> 150 W（储能电容阵列）
输入支持	数字输入	USB、HDMI、TOSLINK、Bluetooth
	输入采样率	USB 最高 768 kHz / 32 bit（PCM）
输出形式	耳机输出	3.5 mm 单端，4.4 mm 平衡
	扬声器输出	立体声 BTL + 双路低音增强 BTL（可用于驱动 DVC 扬声器）
机械结构	整机尺寸	180 × 180 × 70 mm
	整机重量	约 500 g
控制与扩展	主控 MCU	STM32G491VET6 + STM32G473CET6
	OTA 升级	支持，带 Staging 防砖机制

1.4 架构设计的核心约束

Spectrum MK-I 的整体架构并非单一性能指标的堆叠，而是在多重工程约束下协调权衡的结果。本节将其归纳为三项核心约束，分别对应噪声、时钟与供电三个维度。

1.4.1 数字噪声对模拟链路的污染

桌面音频设备普遍面临的一个现实问题是：显示电路与模拟前端之间存在较强的电磁耦合路径。OLED 显示屏的周期性扫描刷新会在共用接地系统中引入电流瞬变，这些瞬变通过电源地与信号地的公共阻抗耦合，可能进入 DAC 的模拟电源引脚或运算放大器的供电轨，最终在输出端表现为与刷新率相关的噪声分量。

传统解决方案包括单点星型接地与模拟/数字分区铺铜，能够在一定程度上抑制此类干扰。然而，当数字电路与模拟电路共用同一颗 MCU 时，GPIO 翻转、DMA 传输、显示刷新中断等活动将持续产生不确定的接地电流，构成难以彻底消除的噪声源。

针对这一问题，本项目采用了一种更为彻底的隔离方案：使用两颗独立的 MCU，分别负责音频路由/芯片配置和用户界面/显示控制。两颗 MCU 之间通过自定义 SPI 协议通信，从而在数字噪声源与敏感模拟前端之间形成物理隔离。第九章（固件与双 MCU 协同）以及第十章（调试经验）将对该方案及其实际效果进行详细讨论。

1.4.2 多源时钟的抖动问题

数字音频系统的性能高度依赖时钟质量。不同音源的时钟特性存在显著差异：

USB Audio 通过 SOF 帧恢复时钟；
HDMI ARC 通过锁相环（PLL）恢复时钟；
蓝牙 A2DP 依赖其自身 PCM 时钟；
SPDIF 将时钟直接嵌入比特流。

这些时钟的稳定性和抖动性能参差不齐，若直接将上游恢复时钟作为 DAC 的参考时钟，则 DAC 的有效位数将受到最差时钟源的限制，即系统性能被音源质量“绑架”。

本项目引入了一颗 CT7302 异步采样率转换芯片（ASRC），将所有数字音源统一重采样到本地高精度参考时钟（24.576 MHz MEMS）。重采样后，DAC 始终面对同一低抖动时钟，从而与上游设备的时钟质量解耦。

1.4.3 USB-PD 100 W 的功率上限

“单一线缆供电”的目标决定了本项目必须采用 USB-PD 供电方案。然而，USB-PD 在标准协议下最高仅支持 20 V × 5 A = 100 W，这是一个协议层面的硬约束。超出该功率后，PD 控制器将触发保护并断开供电。

从平均功率角度看，100 W 对于桌面音频设备基本够用，但 D 类功放的负载特性具有显著的峰均比（Crest Factor）。以大动态音乐或电影音轨为例，其峰均比可达 18–20 dB，意味着瞬时峰值功率可能是平均功率的数十倍乃至上百倍。若电源系统仅能按平均功率设计，则在瞬态大信号下 PD 控制器将进入过流保护，导致整机掉电。

本项目的应对方案是采用 LM5122 双相交错升压电路 + 大容量固态电容储能阵列：平时由 PD 电源为电容充电蓄能，瞬态时由电容快速放电提供额外电流，从而在协议功率上限内满足瞬时峰值需求。

1.5 从工程约束到跨域分层

上述三项约束均不是单一模块可以独立解决的问题，而是需要在系统层面进行协调：

数字噪声问题涉及屏幕、MCU、DAC 与运放之间的接地与电源隔离；
多源时钟问题涉及上游接口、ASRC 与 DAC 之间的时钟路径规划；
PD 功率约束问题涉及 USB-PD 输入、Boost 升压、储能阵列与功放之间的能量流管理。

因此，本项目不采用传统的“按功能模块划分电路”的方式，而是按噪声传播路径与能量传播路径划分为三个跨域分层：

时钟域：以本地 TCXO 为核心，覆盖所有需要参考时钟的数字音频路径；
数字模拟信号域：从数字信源到最终扬声器/耳机输出的完整信号链；
电源域：从 USB-PD 输入到各级负载的能量传输路径。

这种分层方式的关键优势在于：每个域内部的优化相对独立，而域与域之间仅通过明确定义的接口交互，从而将噪声限制在各自域内，避免跨域耦合。

1.6 系统功能框图

将三大跨域与三块物理板映射到一张图中，即可得到 Spectrum MK-I 的完整系统功能框图：

Spectrum MK-I 系统功能框图

1.7 分板设计的工程依据

采用三块独立 PCB 而非单块大板，主要基于以下四点考量：

热分布管理：
D 类功放在大功率工作时的温升可达 20–30 °C。若与耳放前端共用同一块 PCB，AK4493 等对温漂敏感的器件将受到热耦合影响。分板设计可将热源与热敏元件物理隔离。
模拟与开关电源的接地隔离：
Boost 升压电路的开关节点会在地平面上感应出显著的 dV/dt 干扰。若与耳放共板，即使采用良好的去耦设计，也难以完全消除地平面上的高频纹波。分板设计使每块 PCB 拥有相对独立的地平面，仅在跨板连接处进行必要的隔离与滤波处理。
可扩展性：
为支持后续扩展（如 CD 转盘模块、独立蓝牙模块、流媒体网络模块），分板架构只要规范 BTB 连接器协议，新模块即可通过插拔方式升级，无需重新设计主板。
调试与迭代效率：
单板设计一旦需要改版，整机必须推倒重来；分板设计则允许针对问题板单独迭代。本项目实际开发过程中，耳放板迭代三版，D 类板迭代两版，主板迭代两版。若采用单板方案，迭代周期与成本将显著增加。此外，按当前分板方案，除主板长度超过 10 cm 外，其余子板长宽均在 10 cm 以内，对低成本打样流程较为友好。

分板方案的代价主要包括：BTB 连接器引入额外的接触电阻与寄生电感（尤其在大电流路径上）、机械结构对接需要严格的尺寸配合、BOM 成本较单板方案高约 15%。但综合工程收益，分板设计仍是更优选择。

1.8 设计准则

以下准则贯穿于 Spectrum MK-I 的整个设计与实现过程：

可测优于最优
任何无法通过现有设备实测验证的指标，宁可保守设计也不盲目追求。例如，耳放 SNR 设计目标 112.4 dB 是基于 HP 34401A 配合 ENBW 折算法能够可信验证的极限；若设定更高指标而缺乏有效测试手段，将失去工程意义。
跨域接口必须明确
所有跨域信号必须在系统框图上具有清晰的标注、命名与物理形态定义。任何模糊地带都是噪声与不稳定性的潜在入口。
避免过度依赖假设
若某一方案需要多层假设同时成立才能工作（如假设走线对称、假设阻抗匹配、假设温度一致等），则应优先选择依赖关系更少的方案。第六章中“双 TPA3251 + DVC 拓扑”舍弃 PBTL 模式的决策即源于此。
如实记录测试局限
本文及毕设论文中，凡测试方法存在局限之处均明确标注，避免将工程文档写成营销材料。
可扩展性优先于短期极致
每块板的 BTB 接口、固件分区与通信协议均预留扩展空间，使 Spectrum MK-I 具备长期演进能力，而非仅满足当前项目节点需求。

提示
以下具体设计部分的文章编排顺序大致按照开发时的设计顺序进行组织，以最大化还原当时的设计过程。

2. 输入信源模块的选择与设计

由于本项目的设计初衷是面向桌面多功能数字解码与放大前端，所以在输入部分选择使用全数字信号输入，放弃了很多音频厂商都会保留的模拟输入功能。

一来是系统主板部分的架构设计不太适合使用模拟输入，如果强行增加模拟输入方案会徒增系统整体布线布局难度；二来外部模拟输入本身质量和效果都难以控制，而且现在这个年代数字音频发展如火如荼，不论是传输稳定性还是质量都远超模拟音频，根本没必要为了迎合传统而保留陈旧的模拟输入接口。

基于以上几点原因，并结合当前主流的数字音频输入协议，本项目最终选择了以下 4 种数字音频输入方案：

2.1 USB UAC 接口

这个自不必说，从手机到电脑只要是支持 USB 接口输出音频的设备都可以无障碍使用的万金油接口。

小尾巴级： 以 CX31993、CM6632A 为代表的低成本方案，便携设备常见，UAC 1.0 居多，最高支持 384kHz 以内音频格式，驱动无所谓，但格式和功能都很有限；
中端独立界面级： 神秘台湾小厂 ComTrue（康创）生产的 CT7601 系列，支持 UAC 2.0、PCM 768kHz、Native DSD512，无需驱动即插即用，是国内很多中端解码耳放的标配方案，外围电路设计资料相对公开，开源项目使用的也很多，适合个人开发者上手（唯一的缺点是芯片本身的固件开发工具链厂家不对外开放，难以自主定制固件功能）；
高端旗舰级： XMOS XU316 系列，被整个圈子吹上了天，确实 USB 音频性能很强，但 XMOS 的开发门槛高（开发必须使用他们自己独创的 xc 编程语言）、工具链复杂、价格也不便宜，对于这个项目来说有点杀鸡用牛刀。

综合可玩性、资料可获取性和开发周期考虑，我最终选择了 CT7601。它的优点非常具体：

硬件配置极简，一颗芯片 + 一颗 SPI Flash 存私有固件 + 几颗无源器件就能跑
I²S Master 模式输出，BCLK/LRCK 由它产生，下游的 ASRC 负责重采样，接口定义干净
Windows/macOS/iOS/Android 全平台无驱动支持，兼容性没有什么可担心的
PCB 设计上这块子卡布局非常紧凑，Type-C 座、SPI Flash、LDO 和 CT7601 本体全部塞进了一张 BTB 子卡里，焊接验证后一次点亮没出什么幺蛾子，是整个项目里最早推进也是最顺利的一块。

2.2 支持 LDAC / aptX 协议的蓝牙音频接口

很多所谓 HiFi 发烧友都看不太起蓝牙音频，觉得无线传输天生就是音质的妥协。这个观点在 SBC 时代确实没什么毛病，SBC 的码率上限只有 328 kbps，经过有损编解码之后的音频损失确实肉耳可辨。

但现在已经是 LDAC 和 aptX HD 的时代了。LDAC 在最高质量模式下码率可以达到 990 kbps，传输的是 96kHz / 24bit 的音频内容，理论上和有线传输的差距已经小到几乎无法被感知——更何况这台机器后端的 ASRC 会把所有输入统一重采样到本地高精度时钟，上游传输损失这点 Jitter 差异在 ASRC 的作用下已经不是什么问题了。

所以我认为蓝牙输入在这个系统里是有意义的，特别是手机直连场景——手里拿着手机用外接扬声器听歌的时候你不会想去插一根线的。

蓝牙方案我选择了基于 Qualcomm QCC5124 的邮票孔模块。选邮票孔而不是自己画芯片外围，原因很简单：QCC5124 需要配套的天线设计和 RF 走线，这块是一个不小的坑，在一个已经够复杂的混合信号系统里我不想再多踩一个雷，直接用现成的认证模块，天线、晶振、阻抗匹配全都已经做好，留好外接天线用的 IPX 座子，其余部分焊上去就能用。

至于 LDAC 支持，这里有个很多人不知道的细节：LDAC 是否可用，和芯片型号没有直接关系，而是取决于厂家刷入的固件有没有开启 LDAC 授权。 Qualcomm 的授权机制是厂商向 QCC 申请并缴费，Sony 再向 Qualcomm 授权，最终体现在固件里。所以同样一颗 QCC5124，有 LDAC 授权的固件和没有的，对外表现是完全不同的两个设备。我同时买了 QCC3034 作为备选（两者外围电路几乎一样，换模块不用改 PCB），最终选用 QCC5124 的原因也是找到了刷有 LDAC 授权固件的现成模块。

当然蓝牙方案也不是没有局限，LDAC 的 990 kbps 高质量模式在连接距离稍远或者环境干扰较强的时候会自动降码率，实际体验并不总能稳定在最优状态。但对于桌面场景来说，手机和这台机器基本就在同一张桌上（最多也不会超过一个房间），只要没有什么异常强烈的相邻频段电磁干扰，一般来说这个问题几乎不存在。

2.3 S/PDIF 音频接口

S/PDIF 接口主要有两种物理形式：同轴（RCA 或 BNC 接口，75Ω 阻抗）和光纤（TOSLINK 接口）。本项目选择了 TOSLINK 光纤接口，主要原因有两个：

第一是电气隔离：光纤天然无导体，上游设备的地噪声无论如何都进不来，对于一个追求低底噪的设计来说这一点很有价值。同轴虽然信号完整性更好、支持的采样率上限更高，但如果上游设备的地不干净，反而可能会影响本机的噪声表现，得不偿失。
第二是现实设备存量：现在大多数桌面 PC 主板、游戏机、电视都带光纤输出，而同轴输出反而越来越少见。接光纤就是接光纤，不需要转接头，用起来方便。

接收方案上我是直接使用了 T10BK S/PDIF 光纤接收模块并在输出部分加了一个 LMK1C1102 时钟缓冲器用作信号整形再输出给后级 ASRC 芯片，MCU 仅需控制缓冲器 EN 引脚，电路极简。

受限于测试设备（手头实在没有能输出更高规格 S/PDIF 的东西），实测验证到的最高规格是 192kHz / 24bit。而且这个光接收器手册标称的最高 Transfer rate 也就 25Mbps，按照 S/PDIF 的双相标记编码（Biphase Mark Code, BMC）格式来看，192KHz / 24bit 基本也就是这个光接收器的极限了。

T10BK S/PDIF 光接收模块基本参数

额外补充：S/PDIF 25Mbps 光纤接收速率支持计算

1. 核心物理层原理 (BMC 编码)

S/PDIF 采用双相标记编码（Biphase Mark Code），1 个数据位消耗 2 个时钟跃变（UI）。
因此，光纤物理层波特率（Transfer Rate）是原始数据率（Data Rate）的 2 倍。

$Transfer\ Rate = Data\ Rate \times 2$

2. S/PDIF 帧结构带宽计算

无论音频实际是 16bit 还是 24bit，SPDIF 传输一个双声道采样点固定消耗 64 Bits 物理时隙。

1 帧 (Frame) = 2 子帧 (左右声道) = 2 × 32 Bits = 64 Bits
物理传输速率公式：
$Transfer\ Rate = 采样率 (Sampling\ Rate) \times 64 \times 2 = 采样率 \times 128$

3. 常见音频规格带宽对比 (上限 25 Mbps)

96kHz / 24bit (双声道): $96,000 \times 128 = 12.288\text{ Mbps}$ (满足 $\le 25\text{ Mbps}$ )
192kHz / 24bit (双声道): $192,000 \times 128 = 24.576\text{ Mbps}$ (满足 $\le 25\text{ Mbps}$ ，理论极限)
384kHz / 24bit (双声道): $384,000 \times 128 = 49.152\text{ Mbps}$ (不满足 $> 25\text{ Mbps}$ )

4. 结论

25Mbps 的光纤接收模块，理论上最大可支持 双声道 192kHz / 24bit 无损 PCM 。

2.4 HDMI PCM 音频流分离接口

这个输入方式更多是锦上添花，而不是核心功能——但既然 PCB 面积允许、成本增加也不多，不加白不加。

市面上很多桌面级解码器都会预留一个看起来像 HDMI 的接口（指物理形态），但实际上里面走的是~相当阴间的私有协议~厂商自定义的差分 I²S 信号，引脚定义有好几种流派，不同厂商之间完全不互通。有些大厂会用 FPGA 做多种引脚定义的自动识别和适配，但这个复杂度对我来说没必要。

市面某桌面解码前端介绍页中描述的几种差分 I²S 引脚定义

我的方案是直接用标准 HDMI 协议，使用 Macrosilicon MS9331 这颗 HDMI 重定时芯片（本质上是一个 HDMI 1.4b 中继器 + 音频提取器），通过标准的 mini-HDMI 接口接入和输出，串接在 HDMI 信道中，不需要任何转接头，也不需要 FPGA：

HDMI 输入侧：接 PC、PlayStation、Xbox、电视盒子等任何 HDMI 信号源；
HDMI 输出侧：直通给显示器，视频信号完整透传，毫不影响正常使用；
音频输出侧：从 HDMI 流里提取 LPCM 2ch 音频，以 I²S 格式送给后级的 ASRC。

这么设计的好处是接口兼容性拉满，只要对面有 HDMI 口，就能用这台机器解码音频，不需要对方支持任何私有协议，也无需任何驱动支持。

但这么做局限性也是实打实的，受限于 MS9331 芯片本身孱弱的性能，4K 分辨率下需要走 YCbCr 4:2:0 色彩格式（色度采样降半）才能维持 60Hz 刷新率，在某些对色彩精度极为敏感的场景（比如专业调色显示器）会有轻微的色彩还原差异。实际测试肉眼几乎感知不到，但有“洁癖”的人可能会介意。

芯片支持的音频格式上限是 96kHz / 24bit PCM，和 LDAC 最高质量模式的音频内容规格一致，对于这个系统来说是合适的上限，毕竟后端 ASRC 统一重采样之后，96kHz 和 192kHz 的差距在最终输出上会被抹平不少。

3. 耳放模块设计

在整套系统中，耳放板是距离最终听感最近、同时对噪声也最为敏感的模拟核心。它的设计目标很明确：要在主板通过 BTB 连接器送来的有限空间和共享电源环境下，尽可能完整利用前端 DAC 的动态范围，同时保证驱动各种阻抗耳机的绝对稳定性。

3.1 DAC 外围电路设计

DAC 部分我选择了一颗 AK4493SEQ 作为耳放模块的核心，主要是因为这颗芯片属于电压输出型 DAC 无需自己搭建 I-V 转换电路，本身纸面参数也比较 HiFi，并且价格适中，很多中高端的小体积解码设备都是用的它，配合来自日厂的神秘玄学加成，使得我最终舍弃了初期方案选型时考虑过的 ES9038Q2M 和 CS4302P 这两个方案。当然最主要的原因还是我此前在这类模拟电路上涉猎不多，为了项目周期和成功率考量，最终选择了这颗芯片。

参数	规格
型号	AK4493S
类型	32-bit 2ch 电压输出型 DAC
核心技术	VELVET SOUND™，OSR-Doubler
THD+N	-115 dB
动态范围 / 信噪比	123 dB（±2.8 Vpp） 125 dB（±3.75 Vpp） 128 dB（Mono Mode，±3.75 Vpp）
输出类型	低噪声高性能差分输出
过采样倍数	256 × OSR
数字滤波器	6 种 32-bit 数字滤波器
PCM 采样率	8 kHz ~ 768 kHz
DSD 支持	DSD64 / 128 / 256 / 512 fs
EXDF 采样率	384 kHz ~ 768 kHz
音频输入格式	I2S / MSB justified / LSB justified / TDM / DSD / EXDF
控制接口	3-wire SPI / I²C-bus / Pin Control
数字输入电平	CMOS
工作温度	-40 °C ~ +85 °C
封装	48-pin LQFP

AK4493SEQ 的主要参数

3.1.1 DAC芯片的选型和注意事项

不过使用 AKM 家的芯片也是有代价的，由于这颗芯片的外围电路设计（主要是供电轨）相对前面提到的另外两个方案复杂很多，并且对上电时序有极其严格的要求，我在画原理图和布局 PCB 的时候着实费了点功夫（好在我在电源方面设计经验相对丰富一些）。

此过程中的注意事项主要就是上电时序的问题，根据手册所述，DAC 的各路电源轨的上电顺序以及外部控制信号的输入时机必须严格遵循以下顺序：

AK4493SEQ手册中的上电时序图

提示
此处为寄存器控制模式（Register Control Mode）下的的上电时序要求，并需根据是否使用芯片内置LDO（LDOE=H/L）来判断 DVDD 的供电逻辑。

3.2 低噪声供电网络设计

电源品质是模拟音频电路性能的根本保障。电源噪声一旦耦合至音频信号链路，将直接劣化 THD+N、动态范围等关键指标。因此，高性能耳放模块电源设计的核心目标在于：将前级开关电源（SMPS）引入的毫伏级纹波，以及主板数字电路通过传导或辐射路径耦合产生的高频噪声，有效抑制并隔离于模拟信号域之外。

采用多级低压差线性稳压器（LDO）级联架构，一方面可凭借 LDO 较高的电源纹波抑制比（PSRR）逐级衰减开关电源频段的残余噪声；另一方面，不同电源域在物理走线与接地平面上进行严格划分，避免数字噪声通过公共地阻抗或电源平面串扰至模拟前端。

基于以上考虑，耳放模块的板上电源分配网络总体设计架构如下图所示：

flowchart LR
    %% ================= 输入 =================
    IN_P(["+10V 主板正电源输入 
(已做三端电容滤波)"])
    IN_N(["-10V 主板负电源输入
(已做三端电容滤波)"])

    %% ================= 一级转换 / LDO =================
    LDO_HP["TPS7A4701
高压正 LDO"]
    LDO_HN["TPS7A3301
高压负 LDO"]
    LDO_55["TLV76701
DAC 一级降压 LDO"]

    %% ================= 中间电源轨 =================
    RAIL_P(["+7.5V
高压模拟正电源轨"])
    RAIL_N(["-7.5V
高压模拟负电源轨"])
    RAIL_55(["+5.5V
中间电源轨"])

    %% ================= 二级 LDO =================
    LDO_VREF["TPS7A9001
超低噪声 LDO"]
    LDO_VDD["TPS7A9001
超低噪声 LDO"]
    LDO_VA["TPS7A9001
超低噪声 LDO
(经磁珠分 TVDD/AVDD)"]
    LDO_DVDD["TLV76718
数字 LDO (固定 1.8V)"]

    %% ================= 负载 =================
    LOAD_ANALOG(["后级模拟信号链
OPA1612 → NJW1195 → OPA1622"])
    LOAD_VREF(["+5.0V VREFLR
DAC 核心基准源"])
    LOAD_VDD(["+5.0V VDDLR
DAC 模拟供电"])
    LOAD_VA(["+3.3V TVDD & AVDD
时钟振荡器 / DAC 核心模拟"])
    LOAD_DVDD(["+1.8V DVDD
DAC 数字核心 & 逻辑接口"])

    %% ================= 连接 =================
    IN_P -->|+10V| LDO_HP
    LDO_HP -->|+7.5V| RAIL_P
    RAIL_P -->|+7.5V| LOAD_ANALOG

    IN_N -->|-10V| LDO_HN
    LDO_HN -->|-7.5V| RAIL_N
    RAIL_N -->|-7.5V| LOAD_ANALOG

    IN_P -->|+10V| LDO_55
    LDO_55 -->|+5.5V| RAIL_55

    RAIL_55 -->|+5.5V| LDO_VREF
    LDO_VREF -->|+5.0V| LOAD_VREF

    RAIL_55 -->|+5.5V| LDO_VDD
    LDO_VDD -->|+5.0V| LOAD_VDD

    RAIL_55 -->|+5.5V| LDO_VA
    LDO_VA -->|+3.3V| LOAD_VA

    RAIL_55 -->|+5.5V| LDO_DVDD
    LDO_DVDD -->|+1.8V| LOAD_DVDD

    %% ================= 样式 =================
    classDef input fill:#FFF9C4,stroke:#F9A825,stroke-width:2px
    classDef ldo fill:#E8EAF6,stroke:#5C6BC0,stroke-width:2px
    classDef rail fill:#E3F2FD,stroke:#42A5F5,stroke-width:2px,stroke-dasharray: 3 3
    classDef load fill:#E8F5E9,stroke:#66BB6A,stroke-width:2px

    class IN_P,IN_N input
    class LDO_HP,LDO_HN,LDO_55,LDO_VREF,LDO_VDD,LDO_VA,LDO_DVDD ldo
    class RAIL_P,RAIL_N,RAIL_55 rail
    class LOAD_ANALOG,LOAD_VREF,LOAD_VDD,LOAD_VA,LOAD_DVDD load

耳放模块板上电源分配网络

在器件选型上，电源分配网络主要根据后级电路对电源质量的敏感程度和电压电流需求进行选型：输入端 ±10 V 先经高压 LDO 得到洁净的 ±7.5 V 模拟电源轨，用于后级模拟信号链；同时从 +10 V 经一级降压 LDO 得到 +5.5 V 中间电源轨，再由二级超低噪声 LDO 分别为 DAC 的基准、模拟和时钟电源供电；DAC 数字核心 DVDD 则单独由固定 1.8 V LDO 供电，以配合 AK4493SEQ 外部 DVDD 工作模式。各器件选型依据及关键参数如下。

3.2.1 高压模拟电源轨：±7.5 V

后级模拟信号链采用 ±7.5 V 双极性供电，主要驱动 OPA1612、NJW1195 和 OPA1622。由于这些运放本身具有较高的电源抑制比（PSRR），对电源纹波有一定抑制能力，因此高压 LDO 的关键指标是宽输入范围、足够输出电流和低输出噪声，不必使用 DAC 基准级那种极致低噪声器件。

TPS7A4701（正高压 LDO）

参数	规格
输入电压范围	3.0 V ~ 36 V（推荐 3.0 V ~ 35 V）
输出电压范围	1.4 V ~ 34 V（可调）；1.4 V ~ 20.5 V（ANY-OUT）
输出电流	1 A
压差（Dropout）	典型 307 mV / 最大 450 mV @ 1 A
输出噪声	约 4.2 µV_RMS（10 Hz ~ 100 kHz）
PSRR	典型 78 dB @ 1 kHz；82 dB @ 100 Hz
静态电流	0.58 ~ 1.0 mA（空载典型）

TPS7A47 基本参数

选型考虑：
输入端为 +10 V，输出 +7.5 V，压差约 2.5 V，远大于器件最大压差。TPS7A4701 的 36 V 耐压和 1 A 输出能力为后级多个运放并联供电提供了充足裕量，4 µV 级输出噪声足以满足音频模拟链路要求。需要注意满载时功耗约为 2.5 W，VQFN-20 散热焊盘必须充分接地并打散热过孔。

TPS7A3301（负高压 LDO）

参数	规格
输入电压范围	−3 V ~ −36 V（推荐 −3 V ~ −35 V）
输出电压范围	−1.18 V ~ −33 V（可调）
输出电流	1 A
压差（Dropout）	典型 325 mV / 最大 800 mV @ 1 A
输出噪声	约 16 µV_RMS（10 Hz ~ 100 kHz，VOUT≈VREF）
PSRR	典型 72 dB @ 10 kHz（VOUT=−5 V 条件）
静态电流	210 ~ 350 µA（空载典型）

TPS7A33 基本参数

选型考虑：
与 TPS7A4701 成对使用，构成对称的正负高压电源轨。负压 LDO 可选型号较少，TPS7A3301 与 TPS7A4701 同系列，封装、外围电路和性能指标相互匹配，便于对称布局与热设计。满载功耗同样约 2.5 W，需重视散热设计，必要时可选 TO-220 封装加散热片。

3.2.2 DAC 中间电源轨：+5.5 V

TLV76701（可调降压 LDO）

参数	规格
输入电压范围	2.5 V ~ 16 V
输出电压范围	0.8 V ~ 14.6 V（可调）；固定版 0.8 V ~ 6.6 V
输出电流	1 A（VIN ≥ 3 V）
压差（Dropout）	典型 0.9 V / 最大 1.5 V @ 1 A（DGN 封装）
输出噪声	60 µV_RMS（10 Hz ~ 100 kHz，VIN=3.3 V，VOUT=0.8 V）
PSRR	典型 70 dB @ 1 kHz
静态电流	50 µA（可调版，空载典型）

TLV767 基本参数

选型考虑：
该 LDO 直接从 +10 V 降压到 +5.5 V，为后续多路二级 LDO 提供预稳压电源。选型重点是高压输入能力（16 V 耐压）和足够电流余量。TLV76701 的 1 A 输出能力可同时承载三颗 TPS7A9001 和一颗 TLV76718 的输入需求，且 +5.5 V 输出为后级 LDO 留出足够压差余量。但 1 A 满载时压差较大、功耗较高（约 4.5 W），实际负载较小时功耗会显著降低。

3.2.3 DAC 精密模拟与参考电源

DAC 的 VREFLR、VDDLR 和 AVDD/TVDD 对电源质量极为敏感，尤其是 VREFLR 作为 DAC 的电压基准输入，其噪声几乎无 PSRR 抑制而直接调制到输出。因此这三路电源必须选用超低噪声、高 PSRR 的 LDO。

TPS7A9001（单路超低噪声 LDO）

参数	规格
输入电压范围	1.4 V ~ 6.5 V
输出电压范围	0.8 V ~ 5.7 V（可调）
输出电流	500 mA
压差（Dropout）	最大 100 mV @ 500 mA（VIN ≤ 5 V）；最大 200 mV @ 500 mA（VIN > 5 V）
输出噪声	4.7 µV_RMS（10 Hz ~ 100 kHz）
PSRR	首页规格：DC 60 dB，100 kHz 50 dB，1 MHz 30 dB；典型 1 kHz 约 65 dB
静态电流	2.1 ~ 3.5 mA

TPS7A90 基本参数

选型考虑：
TPS7A9001 是整机电源设计中噪声性能最严苛的器件。其 4.7 µV_RMS 的超低噪声和高 PSRR 特性，特别适合为 AK4493SEQ 的 VREFL/R、VDDL/R 和 AVDD/TVDD 供电，并且该系列 LDO 具有 PG 和 EN 引脚以及可配置的 SS（软启动）引脚，方便控制上电时序和降低上电冲击。需要特别注意的是，TPS7A9001 是单路输出 LDO，并非双路器件，因此 VREF、VDD、AVDD/TVDD 需要分别使用三颗芯片。

耳放模块 DAC 供电部分原理图

三颗 TPS7A9001 分别对应：

U_16：+5.5 V → +5.0 V VDDL/R（DAC 模拟供电）
U_17：+5.5 V → +5.0 V VREFL/R（DAC 核心基准源）
U_11：+5.5 V → +3.3 V AVDD/TVDD（经磁珠分为 TVDD 和 AVDD 两路）

3.2.4 DAC 数字核心电源：+1.8 V （可选）

TLV76718（固定 1.8 V LDO）或 TLV76701

选型考虑：
AK4493SEQ 的 DVDD 规格为 1.7 V ~ 1.98 V，典型值 1.8 V。当采用外部 DVDD 供电模式时，需将芯片 LDOE 引脚拉低，并由外部 LDO 稳定提供 1.8 V。TLV76718 固定输出 1.8 V，省去外部反馈电阻，降低 BOM 复杂度和输出电压漂移风险。DVDD 为数字电源，对噪声的敏感程度低于 VREFLR，因此无需使用 TPS7A9001 这类超低噪声器件。

电源分配网络器件选型汇总表

功能	器件型号	输入电压	输出电压	输出电流	输出噪声	PSRR（典型）	主要选型依据
高压正 LDO	TPS7A4701	+10 V	+7.5 V	1 A	4.2 µV_RMS	78 dB @ 1 kHz	宽输入范围、大电流、超低噪声，驱动后级模拟链
高压负 LDO	TPS7A3301	−10 V	−7.5 V	1 A	16 µV_RMS	72 dB @ 10 kHz	与 TPS7A4701 配对，构建对称 ±7.5 V 轨
DAC 预降压 LDO	TLV76701	+10 V	+5.5 V	1 A	60 µV_RMS	70 dB @ 1 kHz	16 V 耐压，为二级 LDO 提供清洁中间轨
DAC VREF LDO	TPS7A9001	+5.5 V	+5.0 V	500 mA	4.7 µV_RMS	~65 dB @ 1 kHz	超低噪声，满足无 PSRR 的 VREFLR 基准源
DAC VDD LDO	TPS7A9001	+5.5 V	+5.0 V	500 mA	4.7 µV_RMS	~65 dB @ 1 kHz	超低噪声，为 DAC 模拟供电
DAC AVDD/TVDD LDO	TPS7A9001	+5.5 V	+3.3 V	500 mA	4.7 µV_RMS	~65 dB @ 1 kHz	超低噪声，经磁珠分为 TVDD 和 AVDD
DAC DVDD LDO	TLV76718	+5.5 V	+1.8 V	1 A	60 µV_RMS	70 dB @ 1 kHz	固定 1.8 V 输出，配合外部 DVDD 模式

耳放模块电源分配网络器件选型汇总

3.2.5 被动元件与隔离网络选型补充

除上述主动器件外，电源网络的性能还高度依赖被动元件：

输入端三端电容滤波：在 ±10 V 输入端口使用穿心电容或 π 型 LC 滤波网络，抑制主板传入的高频开关噪声。
LDO 输入/输出去耦电容：每颗 LDO 输入端配置 10 µF 陶瓷电容 + 100 nF 陶瓷电容；输出端配置 10 µF 钽电容/陶瓷电容 + 100 nF 陶瓷电容，降低高频输出阻抗。对于 TPS7A4701/TPS7A3301，为最大化 AC 性能，TI 推荐输入/输出使用 47 µF 陶瓷电容；对于 TPS7A9001，输入/输出至少 10 µF 陶瓷电容。
AVDD/TVDD 磁珠隔离：在 TPS7A9001 的 3.3 V 输出与 DAC 的 AVDD、TVDD 引脚之间串联 600 Ω @ 100 MHz 的铁氧体磁珠（如 MMZ2012R601），配合各自独立的去耦电容，防止 TVDD 与时钟振荡器噪声通过电源线耦合到 AVDD。
热设计要点：TPS7A4701 和 TPS7A3301 在 ±10 V → ±7.5 V、满载 1 A 时功耗约 2.5 W，必须保证 VQFN-20 散热焊盘通过大面积铜皮和多过孔接地散热；TLV76701 在 +10 V → +5.5 V、满载 1 A 时功耗约 4.5 W，同样需要注意封装散热。

3.3 DAC 输出 LPF 设计

AK4493SEQ 为 Δ-Σ 型数模转换器，其模拟输出端不仅包含 20 Hz ~ 20 kHz 基带音频信号，还叠加有大量由过采样噪声整形技术产生的带外量化噪声以及采样频率的镜像频谱分量。这些高频成分若直接馈入后级模拟音量控制与耳机驱动级，将带来两类风险：一是后级运放有限的增益带宽积与非线性输入级会把高频噪声整流或混叠回音频频段，抬高本底噪声并引入互调失真；二是高频能量可能干扰后级电路的稳定性。因此，在 DAC 输出端配置性能优良的模拟低通滤波器（Analog Low-Pass Filter, LPF），是构建高保真模拟前级的关键环节。

LPF 部分电路原理图

3.3.1 Δ-Σ DAC 输出频谱特征与 LPF 功能定位

Δ-Σ 调制器通过高频过采样与噪声整形，将量化噪声推向音频频带之外。以 AK4493SEQ 典型工作模式为例，其内部调制器工作频率远高于音频采样率，输出频谱在 20 kHz 以上存在显著的量化噪声能量密度。DAC 内部虽有数字滤波器抑制镜像频率，但模拟输出端仍残留较高的带外噪声。

在工程实践中，该 LPF 承担以下三项核心功能：

抑制带外量化噪声：降低 20 kHz 以上由 Δ-Σ 调制器产生的高频噪声能量，避免其被后续放大器整流或产生互调产物落入可闻频段。
抗镜像滤波：进一步衰减数字重建滤波器未完全抑制的高频镜像分量，保证基带信号的频谱纯度。
射频干扰（RFI）抑制：手机、蓝牙等射频信号若通过 PCB 走线或连接器耦合至模拟输入端，运放输入级可能将其非线性整流为低频噪声。LPF 在运放输入端形成的低阻抗节点有助于分流射频电流，提升系统电磁兼容性能。

3.3.2 二阶 Sallen-Key 低通滤波器拓扑与传递函数

系统在耳放模块选用二阶 Sallen-Key 有源低通滤波器拓扑。相较于无源 RC 滤波器，Sallen-Key 结构具有以下优势：

低输出阻抗：利用运放闭环输出驱动后级，降低后级负载对滤波器截止频率与 Q 值的影响；
增益可调：通过反馈网络可在单位增益或有限增益之间灵活选择，便于电平匹配；
元件数量少、对寄生参数不敏感：适合高精度音频应用。

对于标准单位增益（或有限增益）Sallen-Key 低通滤波器，其复频域传递函数可表示为：

$H(s)=\frac{K \omega_0^2}{s^2+\frac{\omega_0}{Q}s+\omega_0^2}$

其中：

$K$ 为直流增益，由反馈电阻网络决定。单位增益配置下 (K=1)；
$\omega_0=2\pi f_c$ 为角频率截止点；
$Q$ 为品质因数，决定幅频特性在截止频率附近的峰值与滚降陡峭度。

对于等值电阻、等值电容的标准 Sallen-Key 配置（即 $R_1=R_2=R$ ， $C_1=C_2=C$ ），有：

$\omega_0=\frac{1}{RC}, \quad Q=\frac{1}{3-K}$

当采用单位增益接法（ $K=1$ ）时， $Q=0.5$ ，系统呈现过阻尼特性，过渡带滚降较缓但无频响峰值，相位线性度较好；当 $Q=0.707$ 时，滤波器逼近最大平坦巴特沃斯响应，−3 dB 点恰好位于 $f_c$ ，是音频 LPF 的常用选择。

3.3.3 截止频率与品质因数 Q 的选取

本系统将 LPF 的 −3 dB 截止频率设计为约 72 kHz，远高于 20 kHz 音频上限。这一设计并非为了“可闻高频延展”，而是基于以下工程考量：

将相位畸变区推离可闻频段：任何模拟滤波器在截止频率附近都会引入相位非线性与群延迟变化。将截止频率设置在 72 kHz 处，可确保 20 Hz ~ 20 kHz 核心音频带内处于通带的平坦区，相位响应近似线性。
避免互调失真产物落入音频频段：若 DAC 输出的高频带外噪声被后级非线性器件调制，其差频产物可能落回 1 kHz ~ 5 kHz 敏感频段。72 kHz 截止点可在 20 kHz 处提供足够衰减，抑制带外噪声能量。
为后级提供充分的瞬态响应带宽：较宽的 LPF 带宽有助于保留方波等瞬态信号的前沿信息，避免由滤波器带宽不足引入的时域过冲或振铃。

选取 $Q=0.707$ 的巴特沃斯逼近，可在通带最大平坦与滚降速率之间取得平衡。实际调试中，通过在运放同相端配置单位增益缓冲，使 LPF 只承担滤波功能而不引入额外电压增益，从而简化增益预算并降低失真。

需要指出的是，巴特沃斯滤波器的群延迟特性在截止频率附近并非完全线性，存在一定的相位波动；但由于本设计将截止频率设定在远高于音频带的 72 kHz，20 Hz ~ 20 kHz 范围内的群延迟波动已微乎其微。相比之下，四阶贝塞尔响应虽可进一步改善群延迟平坦度，但通常需要两级运算放大器级联实现，且其过渡带滚降较缓，对抑制 DAC 带外量化噪声并无明显优势，故本设计仍采用二阶巴特沃斯拓扑。

3.3.4 全差分 LPF 实现与共模噪声抑制

AK4493SEQ 输出为电压型全差分信号（$$V_{\text{out}+}$ 与 $V_{\text{out}-}$$）。为保持差分信号链的共模抑制能力，本系统在 LPF 级同样采用全差分结构：对正输出端与负输出端分别构建完全对称的二阶 Sallen-Key 滤波器，二者共用同一参考地与电源退耦网络。

全差分 LPF 的共模抑制性能可由下式表征：

$V_{\text{out,diff}} = V_{\text{out}+} - V_{\text{out}-}$

当外部共模干扰同时耦合至两条信号路径时，只要两条 LPF 支路的元件参数、走线长度及寄生参数保持严格对称，共模干扰在差分输出端将被抵消。这要求：

正端与负端的电阻、电容选用同一批次、同一料号，降低参数离散性；
PCB 布局保持镜像对称，差分对走线等长等距；
退耦电容与电源平面布局对称，避免电源阻抗不对称转化为差模噪声。

3.3.5 运放选型：OPA1612

LPF 所用运算放大器直接决定了滤波器的噪声、失真与带宽性能。系统选用德州仪器 OPA1612 双通道音频运算放大器，核心参数如下：

参数	典型值	测试条件
输入电压噪声密度	1.1 nV/√Hz	$f=1\,\text{kHz}$
总谐波失真加噪声（THD+N）	0.000015%	1 kHz，2 Vrms， $R_L=2\,\text{kΩ}$
增益带宽积（GBW）	40 MHz	$G=+1$
压摆率（Slew Rate）	27 V/µs	—
输入失调电压	±100 µV	典型值
静态电流	3.6 mA/通道	—

OPA1612 基本参数

OPA1612 的 1.1 nV/√Hz 超低电压噪声密度，使其在音频带内贡献的本底噪声远低于电阻热噪声与 DAC 自身噪声；其 40 MHz 增益带宽积为 72 kHz 截止频率提供了超过 500 倍的带宽余量，可保证 LPF 在工作频段内具有足够的开环增益，从而维持滤波器极点位置的精度；双通道封装则便于实现全差分 LPF 的左右声道镜像布局。

3.3.6 RFI 抑制与前级保护设计

在便携式与桌面音频设备中，射频干扰是一个常被忽视但影响显著的噪声来源。手机通信、Wi-Fi、蓝牙等射频信号可通过耳机线材、连接器或 PCB 走线耦合进入模拟链路。由于运放输入级对高频信号存在非线性整流效应，射频能量会被解调为低频噪声，叠加在音频信号上。

为抑制 RFI，本设计在 LPF 输入端采取了以下措施：

输入端低通网络：Sallen-Key 滤波器本身对高频信号呈现低阻抗旁路特性，射频能量可被输入电容分流至地；
缩短输入走线长度：DAC 输出至 LPF 输入的走线尽量缩短，减少天线效应；
屏蔽与接地：模拟岛区域下方保持完整的地平面，并在连接器入口处设置屏蔽接地过孔；
避免输入端悬空：在空闲状态下，通过下拉或上拉电阻维持运放输入端直流工作点，防止射频感应电压导致工作点漂移。

此外，在 DAC 输出端与 LPF 输入端之间预留了可选的小型 RC 抗混叠/射频抑制网络（如 47 Ω 串联电阻 + 100 pF 对地电容），可根据实际 EMC 测试结果调整，以进一步改善射频抑制能力。

3.4 LPF 输出与模拟音量控制输入之间的直流隔离

AK4493SEQ 是一款电压输出型 DAC，其差分模拟输出信号叠加在一个约为 2.5 V 的共模直流电位 上。该直流分量来自 DAC 内部电流-电压转换与输出缓冲级的偏置，虽然在 DAC 数据手册规定的共模范围内属于正常工作点，但若直接送入后级模拟音量控制（AVC）与耳机驱动电路，将带来一系列问题：

耳机驱动输出端产生直流偏置：即使经过衰减，残余直流电压会作用于耳机音圈，造成音圈静态偏移、低频失真增加，长期还可能损坏低阻抗耳机；
后级运放工作点偏离最佳线性区：OPA1622 等运放虽然输入共模范围较宽，但为了获得最大输出摆幅与最低失真，通常希望其输入端工作在接近 0 V 的地电位附近；
AVC 内部电阻网络的偏置条件恶化：NJW1195A 内部由模拟开关与精密电阻网络构成，叠加直流共模电压会改变其开关工作点，引入附加噪声与失真。

因此，在 LPF 输出端与 NJW1195A 模拟音量控制输入端之间，必须设置隔直耦合网络，仅让音频交流信号进入音量控制级。

3.4.1 隔直电容的选型

本项目在 LPF 输出与 NJW1195A 输入之间放置 4 颗 Rubycon（红宝石）1812 封装 4.7 µF MKP 金属化聚丙烯薄膜电容。

四颗电容分别对应左声道正端（L+）、左声道负端（L−）、右声道正端（R+）、右声道负端（R−），构成完整的全差分交流耦合路径。

该类型电容常被发烧友称为“千层糕电容”，其结构特点使其非常适合高品质音频隔直应用：

容量稳定性： 几乎无陶瓷电容的直流偏置容量衰减效应，工作电压下容量保持恒定
频率响应： 聚丙烯介质损耗极低，介质吸收小，音频带内相移与群延迟畸变极小
极性： 无极性，无需考虑反向耐压与安装方向，布局灵活
失真： ESR 与等效串联电感低，不会引入额外谐波或高频极点
温度特性： 容量温度系数稳定，优于 X7R/X5R 等陶瓷介质

3.4.2 高通极点与低频响应

隔直耦合电容与 NJW1195A 输入端口的等效阻抗共同构成一阶高通滤波器，决定信号链的低频 −3 dB 截止点。根据 NJW1195A 数据手册给出的输入等效电路，音频输入端通过一颗 100 kΩ 电阻连接至 A_VREF/B_VREF，并通过一颗 20 kΩ 电阻下地。

在正常工作时，A_VREF/B_VREF 对交流信号可视为交流地，ESD 保护二极管反偏不导通，模拟开关导通电阻远小于 20 kΩ，因此输入端口的有效交流输入阻抗为：

$R_{in} = 100\,\mathrm{k\Omega} \parallel 20\,\mathrm{k\Omega} = \frac{100 \times 20}{100 + 20}\,\mathrm{k\Omega} = 16.67\,\mathrm{k\Omega}$

耦合电容 $ C = 4.7\,\mu\mathrm{F} $ 与该输入阻抗构成一阶 RC 高通网络，其 −3 dB 截止频率为：

$f_c = \frac{1}{2\pi R_{in} C}$

代入数值：

$f_c = \frac{1}{2\pi \times 16.67 \times 10^3\,\Omega \times 4.7 \times 10^{-6}\,\mathrm{F}} \approx 2.03\,\mathrm{Hz}$

因此，采用 4.7 µF MKP 薄膜电容作为 NJW1195A 输入耦合电容时，单端高通极点约为 2.0 Hz。

对于一阶高通系统，不同频率处的幅度响应为：

$|H(f)| = \frac{1}{\sqrt{1 + \left(\dfrac{f_c}{f}\right)^2}}$

据此计算出的关键频点响应如下：

频率 ( f )	响应幅度 $ H(f) $	衰减量	说明
1 Hz	0.444	−7.05 dB	超低频，已接近截止区
2.03 Hz	0.707	−3.00 dB	−3 dB 截止频率
5 Hz	0.927	−0.65 dB	极低频分量几乎无衰减
10 Hz	0.980	−0.18 dB	远低于可闻阈值
20 Hz	0.995	−0.04 dB	音频下限，衰减可忽略
50 Hz	0.999	−0.007 dB	完全平直

电容隔直方案的幅频响应

从表中可以看出，该高通极点位于约 2 Hz，远低于音频下限 20 Hz。即使在 10 Hz 处，信号衰减也仅为 −0.18 dB，在 20 Hz 处衰减仅约 −0.04 dB，对音乐中的超低频分量（如管风琴、大提琴、电子合成器等）的还原几乎没有影响。

在全差分结构中，四路输入（L+、L−、R+、R−）各自对应一颗耦合电容。由于 NJW1195A 各输入端等效电路参数一致，两侧高通极点保持对称，不会引入额外的共模-差模转换；但为最大限度保持差分对的低频共模抑制比，四颗耦合电容仍应选用同一批次产品，容量偏差建议控制在 1% 以内。

3.4.3 差分对配对要求

由于隔直电容处于全差分信号路径上，四颗电容应作为差分对进行配对，具体要求可参见第 3.7 节“模拟信号链被动元件一致性要求”。简要说明如下：

左声道正端（L+）与左声道负端（L−）的耦合电容应尽量配对；
右声道正端（R+）与右声道负端（R−）的耦合电容应尽量配对；
优先选用同一批次、同一卷带的 Rubycon MKP 电容，以保证两侧容量偏差与温度特性一致；
配对后应进行标记，避免混料导致共模抑制比下降。

3.4.4 直流伺服（DC Servo）方案的评估

在设计初期，也曾考虑过采用 直流伺服（DC Servo）电路 来替代隔直电容。

加入 DC-Servo 的差分放大电路交流仿真结果（R1 使用 10.1K 用于模拟实际元器件误差）

DC Servo 通过一个低速积分器检测输出端直流偏移，并将校正电压反馈至放大器输入端，其优点包括：

低频响应可延伸至接近 0 Hz，理论上不存在隔直电容造成的高通截止；
群延迟极为线性，可精确还原超低频与次声波分量；
避免耦合电容对音色的任何影响。

然而，该方案也存在明显的工程代价：

电路复杂度增加：需要额外运放、积分电容与精密电阻，引入新的低频反馈环路；
稳定性设计困难：伺服环路的积分时间常数需仔细选择，否则在开关机、切歌或信号突变时可能出现长时间直流偏移建立过程；
占用 PCB 面积与成本提升：对紧凑型便携耳放设计不利。

综合考虑性能目标、可靠性、PCB 面积与成本，本项目最终并未使用 DC Servo 方案，采用 Rubycon 1812 4.7 µF MKP 薄膜电容交流耦合 作为消除 DAC 输出直流分量的手段。该方案在超低频保真度、相位线性度与电路简洁性之间取得了合理平衡。后续考虑将 DC Servo 方案用于未来迭代版本，作为升级方案使用。~牙膏要一点点挤~

3.5 音量控制方案的选择

在完整的耳机放大链路中，音量控制单元处于 DAC 输出 LPF 之后、耳机驱动级之前，是同时影响系统动态范围、信噪比与使用体验的关键节点。音量控制既可以放在数字域实现，也可以在模拟域实现；若采用模拟方案，又面临单端/差分、失真、噪声、供电与接口等多维度取舍。本节围绕系统耳放模块的实际需求，对数字音量与模拟音量的优劣、以及 PGA2311 与 NJW1195A 两款候选芯片的选型过程进行详细论证。

3.5.1 音量控制的位置与架构意义

从信号链路角度看，音量控制单元应尽可能靠近模拟链路末端、功率放大级之前。这样安排有两个好处：

前级始终工作在满摆幅状态：DAC 与 LPF 输出可以保持较大电平，降低后续电路对微弱信号的信噪比要求；
衰减后的噪声同步降低：模拟音量芯片对信号与本底噪声进行同比例衰减，避免“信号变小、噪声不变”的动态范围劣化问题。

若将音量控制前置到 DAC 之前（数字域），虽然实现简单，但会引入另外的问题，详见下节分析。

3.5.2 数字音量控制的局限

在数字音频系统中，常见的做法是利用 DAC 内部或 DSP 的数字音量寄存器对音频数据进行数值衰减。其本质是：

$D_{\text{out}} = D_{\text{in}} \times 10^{-\frac{G(\text{dB})}{20}}$

当数字增益 $G$ 为负值（衰减）时，输出码值缩小。然而，DAC 模拟输出端的本底热噪声（Thermal Noise）与量化噪声底并不会随数字衰减而降低。因此，当音量衰减较大时，有效信号电平下降，而噪声底保持不变，导致系统信噪比（SNR）和动态范围（Dynamic Range, DR）按衰减量恶化：

$\text{SNR}_{\text{actual}} \approx \text{SNR}_{\text{full-scale}} - |G|$

例如，若 DAC 满幅 SNR 为 120 dB，当数字衰减 30 dB 时，实际可用 SNR 仅剩约 90 dB，已低于《GB/T 14277—2013 音频组合设备通用规范》对高保真设备的要求。

模拟音量控制则不同，它通过电阻梯形网络在模拟域对信号电压进行衰减。由于 DAC 始终输出满量程信号，且音量芯片对前端本底噪声与信号做同比例衰减，因此在低音量下仍能保持较高的 SNR 与 DR。这是本系统耳放模块坚持采用模拟音量控制的核心原因。

3.5.3 候选方案一：PGA2311

PGA2311 是德州仪器（TI）推出的经典专业音频音量控制芯片，广泛应用于调音台、专业监听设备与高端消费音频系统。其主要参数如下表所示：

参数	典型值	测试条件
增益范围	+31.5 dB ~ −95.5 dB	0.5 dB 步进
THD+N（A 级）	0.0002%	1 kHz，2 Vrms
动态范围	120 dB	增益 0 dB，A 计权
输出噪声	2.5 µVrms	增益 0 dB
通道串扰	−130 dBFS	1 kHz
输入电阻	10 kΩ	—
模拟供电	±5 V	推荐 ±4.75 V ~ ±5.25 V
数字供电	+5 V	—
接口	3 线 SPI（CS/SDI/SCLK）	支持菊花链

PGA2311 关键电气参数（典型值，25°C）

PGA2311 在失真、动态范围和通道隔离度方面表现优异，且支持零交叉检测（Zero-Crossing Detection），可在信号过零点附近切换增益，显著降低切换时的 POP/CLICK 噪声。其内置输出缓冲还可直接驱动 600 Ω 负载，在单端音频系统中具有很高的性价比。所以在早期方案选型阶段，暂定了使用该芯片用于模拟音量控制部分。

然而，PGA2311 的致命局限在于其信号接口为单端输入、单端输出（VINL/VINR、VOUTL/VOUTR 均以模拟地为参考）。后期进行具体电路设计时发现，若将其用于本系统的全差分信号链，则必须在 DAC 输出端增加全差分转单端电路，由于后级耳机驱动部分有平衡（差分）输出需求，所以在音量控制后必须再通过单端转差分电路恢复差分形式。这一过程会引入：

额外的运放级数，增加噪声与失真；
共模噪声抑制能力下降；
电路复杂度与 PCB 面积显著增加。

因此，尽管 PGA2311 在单端系统中极具竞争力，但并不适合本系统的全差分模拟前端架构。

3.5.4 候选方案二：NJW1195A

NJW1195A 是日清纺微电子（NJR）推出的 4 通道电子音量控制器，内置 4 输入 2 输出音频选择器，并支持通过 DIFF 引脚切换为 2 通道差分传输模式。其关键电气参数如下表所示：

参数	典型值	测试条件
增益范围	+31.5 dB ~ −95 dB	0.5 dB 步进
THD+N（差分传输）	0.0003%	1 kHz，1 Vrms
输出噪声	−118 dBV（1.26 µVrms）	增益 0 dB，A 计权
通道分离度	−120 dB	1 kHz，Out1 vs Out2
串扰	−120 dB	1 kHz
输入阻抗	16.7 kΩ	单端输入
最大输出电压	4.2 Vrms	THD = 1%，增益 0 dB
供电范围	±3.5 V ~ ±7.5 V 或 +7.0 V ~ +15 V	双电源/单电源
接口	3 线 SPI（CLOCK/DATA/LATCH）	4 位芯片地址
零交叉检测	支持	内置

NJW1195A 关键电气参数（典型值，25°C，V+/V− = ±7 V）

与 PGA2311 相比，NJW1195A 的 THD+N 与动态范围指标处于同一水平，噪声指标甚至更低（1.26 µVrms vs 2.5 µVrms）。更重要的是，其差分传输模式允许芯片直接处理差分信号对，无需额外的差分/单端转换电路，完美契合 AK4493SEQ 的全差分输出架构。

3.5.5 全差分需求驱动下的选型决策

两款芯片的核心差异可归纳如表 3-Z 所示：

对比项	PGA2311	NJW1195A
输入形式	单端（以 AGND 为参考）	单端或差分（DIFF 引脚可选）
输出形式	单端	单端或差分
通道数	2 通道立体声	4 通道，可配置为 2 通道差分
THD+N	0.0002%（A 级）	0.0003%（差分传输）
输出噪声	2.5 µVrms	1.26 µVrms
动态范围	120 dB	—（与噪声水平匹配）
通道串扰	−130 dBFS	−120 dB
供电	±5 V / +5 V	±3.5 V ~ ±7.5 V 或 +7.0 V ~ +15 V
是否适合全差分链路	否（需额外差分/单端转换）	是

PGA2311 与 NJW1195A 选型对比

从表中可以看出，PGA2311 在通道串扰和 THD+N 方面略有优势，但其单端架构与本系统的全差分设计目标存在根本冲突。若强行使用 PGA2311，需要在信号链中增加至少两级运放用于差分/单端转换，整体噪声、失真与 PCB 复杂度都将劣化。

NJW1195A 虽然在通道串扰上比 PGA2311 低 10 dB，但 −120 dB 的通道隔离度对于高保真耳放而言仍然非常充足（远高于 70 dB 的通用指标要求），且其差分传输模式能够完整保留差分信号链的共模抑制能力。因此，从系统架构匹配性出发，NJW1195A 是本系统耳放模块的更优选择。

3.5.6 NJW1195A 的差分传输模式与信号路由

NJW1195A 通过第 22 引脚 DIFF 选择工作模式：

DIFF = Low：4 输入 2 输出单端模式，4 路独立音量控制；
DIFF = High：2 输入 1 输出差分传输模式，左右声道各形成一组差分信号对，两路音量同步控制。

在差分模式下，芯片内部将 VOL1 与 VOL2 联动，控制数据写入 VOL1 寄存器即可同时调节差分对的两个分支。其典型应用电路如下图所示（对应数据手册 APPLICATION CIRCUIT 2）。

NJW1195A 双通道差分输出模式典型应用电路

本系统中，AK4493SEQ 的 L/R 差分输出经 LPF 滤波后，直接以差分形式接入 NJW1195A 的差分输入端；音量控制后的差分信号再送入后级 OPA1622 耳机驱动级。整个链路无需单端转换，最大限度保留了全差分架构的噪声抑制优势。

3.5.7 零交叉检测与防 POP 设计

NJW1195A 内置零交叉检测（Zero-Cross Detection）功能。当通过 SPI 总线更新音量设置时，芯片不会立即切换电阻梯形网络，而是等待输入信号经过零电平点附近再执行切换。这一机制可有效避免音量突变时产生的可闻 POP/CLICK 声。

零交叉检测的实现依赖于芯片内部的比较器网络，当输入信号在零电平附近且处于正斜率过零点时触发切换。若在约 16 ms 内未检测到合适过零点，芯片会强制执行切换以保证控制响应速度。在实际固件设计中，音量调节命令通常以较小步长（如 0.5 dB 或 1 dB）连续下发，配合零交叉检测，可实现平滑、无冲击的音量渐变。

此外，芯片上电初始状态为 Mute，需通过 SPI 显式解除静音，这一特性也有利于系统上电时的防 POP 保护。

3.5.8 SPI 控制接口与时序调试

NJW1195A 采用 3 线 SPI 接口（CLOCK、DATA、LATCH）进行控制，数据格式为 16 位 MSB First，包含音量控制、输入选择器和芯片地址字段。其控制时序要求如下：

时钟高/低电平脉宽 ≥ 2 µs；
数据建立/保持时间 ≥ 1.6 µs；
LATCH 上升沿锁存数据，锁存前需满足 ≥ 4 µs 的时钟保持时间。

NJW1195A 控制接口时序

在工程实现中，早期固件曾因 SPI 时钟极性/相位配置错误导致控制失效。NJW1195A 要求数据在时钟下降沿锁存，对应 SPI 模式 2（CPOL = 1，CPHA = 0）。原始固件配置为模式 0（CPOL = 0，CPHA = 0）时，数据边沿与时钟上升沿过于接近，引发临界竞争（Race Condition），导致寄存器写入不稳定。将驱动修正为 CPOL = 1 / CPHA = 0 后，通信恢复正常。该调试细节也说明了严格遵循数据手册时序要求的重要性。

芯片地址由 ADR0、ADR1 引脚电平决定，支持在同一条 SPI 总线上挂载最多 4 颗 NJW1195A。本系统耳放模块仅使用一颗，地址通常配置为 0x00。

3.5.9 供电与参考端设计

NJW1195A 支持双电源（±3.5 V – ±7.5 V）或单电源（+7.0 V – +15 V）供电。本系统耳放模块采用 ±7.5 V 双电源供电，由 TPS7A4701/TPS7A3301 低噪声 LDO 提供，以保证芯片的低噪声与高 PSRR 性能。

差分模式下，A_REF 与 B_REF 为左右声道参考端，需通过旁路电容退耦至地。单电源工作时，参考电压需由外部运放缓冲提供；双电源工作时，参考端通常直接接地或通过电容接地。实际布局中，参考端电容应靠近芯片引脚放置，以减小参考电源阻抗，避免串扰。

3.5.10 方案总结

综上所述，耳放模块的音量控制方案选择遵循了以下逻辑链：

数字音量会劣化低音量下的 SNR/DR，因此必须采用模拟音量控制；
PGA2311 虽然指标优秀，但为单端架构，不适合本系统的全差分信号链；
NJW1195A 支持差分传输模式，可直接处理 AK4493SEQ 的全差分输出，且 THD+N、噪声、通道隔离度等指标均满足高保真要求；
NJW1195A 内置零交叉检测与 Mute 功能，可有效抑制音量切换时的 POP 噪声；
通过合理的 SPI 时序配置与低噪声供电设计，该芯片在系统中表现稳定可靠。

因此，最终选定 NJW1195A 作为耳放模块的模拟音量控制核心，其后的 OPA1622 驱动级则负责将衰减后的差分信号以低阻抗、高阻尼系数的方式驱动耳机负载。

3.6 耳机驱动级设计

耳机驱动级位于 NJW1195A 模拟音量控制之后，是耳放信号链的最后一级有源电路，直接决定整机驱动耳机的能力、输出阻抗、失真与噪声水平。由于该级需要把经过衰减的差分音频信号转换为可直接驱动耳机的电压/电流，并应对耳机这类复杂电抗负载，其设计在很大程度上决定了耳放模块的实际听感表现。

3.6.1 耳机驱动级在信号链中的位置与任务

耳放板的信号流向为：

AK4493SEQ 全差分 I/V 输出 → 二阶巴特沃斯 LPF（72 kHz）→ NJW1195A 全差分模拟音量 → 耳机驱动级 → 3.5 mm 单端 / 4.4 mm 平衡耳机接口。

耳机驱动级承担以下四项核心任务：

电压-电流转换：将 NJW1195A 输出的电压信号转换为足够驱动低阻抗耳机的电流；
差分/单端转换（针对 3.5 mm 接口）：将全差分信号转换为单端信号，同时保留共模噪声抑制能力；
低输出阻抗：保证对耳机振膜运动具有良好的阻尼控制，降低频率响应随负载变化的波动；
容性负载稳定性：耳机线材与振膜的高频阻抗呈容性，容易诱发运放振荡，必须进行相位补偿。

3.6.2 驱动芯片选型：OPA1622

耳放驱动芯片选用德州仪器（TI）OPA1622，一款专为高保真耳机放大器设计的双通道双极输入音频运算放大器。其关键参数如表 3-X 所示。

参数	典型值	测试条件
输入电压噪声密度	2.8 nV/√Hz	f = 1 kHz
THD+N	0.000024% / −132 dB	G = 1，VOUT = 3.5 Vrms，RL = 2 kΩ
THD+N（32 Ω，10 mW）	0.000149% / −116 dB	f = 1 kHz
增益带宽积	32 MHz	G = +1000
压摆率	10 V/µs	G = −1
开环输出阻抗	极低	参见数据手册图 40
短路电流	+145 mA / −130 mA	VS = ±18 V
通道分离度	140 dB	f = 1 kHz
共模抑制比	127 dB	—
电源范围	±2 V ~ ±18 V	双电源
关断电流	5 µA	EN = Low

OPA1622 关键电气参数（典型值，25°C）

选择 OPA1622 而非通用高速运放或专用耳放芯片的原因包括：

噪声极低：2.8 nV/√Hz 的电压噪声密度在耳放驱动级中不会显著劣化系统 SNR；
失真极低：在 2 kΩ 负载下 THD+N 低至 −132 dB，在 32 Ω/10 mW 下仍可保持 −116 dB，满足高保真设计需求；
输出电流充足：145 mA 级输出电流可驱动 16 Ω ~ 300 Ω 常见耳机负载；
高容性负载驱动能力：数据手册显示其可直接驱动超过 600 pF 的容性负载，配合外部补偿网络后稳定性进一步改善；
通道隔离度优秀：140 dB 的通道分离度有助于实现整机 > 100 dB 的声道串扰抑制指标。

3.6.3 耳机负载的电抗特性与稳定性挑战

耳机在电气特性上并非简单的电阻负载。TI 应用笔记 SLYT630 中的实测曲线表明，一副标称 64 Ω 的耳机，其阻抗幅度在低频（约 100 Hz）和高频（约数百 kHz）处各存在一个谐振峰。低频峰由驱动单元的机械-电气谐振产生；高频峰则由耳机线材的分布电容与驱动单元音圈电感共同作用产生。

高频谐振点以上，耳机呈现明显的容性负载特征（相位角为负）。容性负载会在运放开环增益曲线中引入一个额外极点，降低相位裕度，严重时导致运放振荡。因此，任何直接驱动耳机的运放电路都必须进行稳定性设计。

最常见的稳定化方法是在运放输出端串联一颗隔离电阻 RISO，如下图所示。

RISO 将容性负载与反馈环路隔离开，恢复相位裕度。然而，这种方法会带来两个明显的音质劣化：

输出阻抗升高：RISO 与耳机阻抗构成分压器，由于耳机阻抗随频率变化，输出电压也随之变化。SLYT630 的实测数据显示，采用 47.5 Ω 串联电阻时，闭环增益在 20 Hz ~ 20 kHz 内波动达 4.13 dB；
失真增加：耳机振膜的电流需求具有非线性，高输出阻抗会使这种非线性电流转化为输出电压失真。SLYT630 在 300 mVrms 输出电平下测得，低频段 THD 劣化超过 55 dB。

因此，对于高保真耳放，简单的串联电阻方案并不可取，需要采用将隔离电阻纳入反馈环的双反馈补偿技术。

3.6.4 容性负载补偿：Rx/Cx 双反馈网络

SLYT630 提出了一种改进的差分放大器稳定化方案，如图 3-X(b) 所示。

该方案在反馈网络中增加电阻 Rx 与电容 Cx，在 1/β 曲线上引入一个极点-零点对（pole-zero pair）。通过提升 1/β 曲线与开环增益 AOL 曲线交点 fI 处的高频噪声增益，系统可在不牺牲音频带内低输出阻抗的前提下获得足够的相位裕度。

该拓扑的稳定性判据为：

$f_{P(\text{AOL})} > f_I > f_P$

其中：

$f_{P(\text{AOL})}$ 为容性负载在 AOL 曲线上引入的第二极点频率；
$f_I$ 为 1/β 曲线与 AOL 曲线的交点频率；
$f_P$ 为 1/β 曲线上由 Rx、Cx 引入的极点频率。

为了保证稳定性，高频处的噪声增益需满足：

$\left| \frac{1}{\beta_{\text{HF}}} \right| = 1 + \frac{2R}{R_X} > A_{\text{OL}}(f_{P(\text{AOL})})$

以 SLYT630 中的设计实例为例：差分放大器电阻 R1 = R2 = R3 = R4 = 1 kΩ，负载电容 CL = 400 pF，测得 AOL 第二极点位于约 5.7 MHz 处，此时 AOL 幅度约为 25 dB。由此可得：

$1 + \frac{2 \times 1\,\text{k}\Omega}{R_X} > 17.78$

解得 (R_X < 126.7\,\Omega)，实际取 118 Ω。随后选择 Cx 使极点频率低于 fP(AOL) 并保证零点远离音频带：

$f_P = \frac{1}{2\pi R_X C_X}$

取 fP ≈ 1.14 MHz，可得 Cx ≈ 1.2 nF，对应零点频率：

$f_Z = \frac{1}{2\pi C_X (R_X + R/2)} \approx 118.6\,\text{kHz}$

该零点频率远高于 20 kHz 音频上限，因此不会劣化音频带内性能。TINA-TI 仿真与实测结果表明，加入 Rx/Cx 网络后，系统在 fI 处获得约 47° 的相位裕度，闭环增益在 20 Hz ~ 20 kHz 内仅波动 0.03 dB，THD 性能也显著优于传统 RISO 方案。

3.6.5 本项目中的 OPA1622 配置

在 Spectrum MK-I 的耳放板中，OPA1622 根据输出接口形式采用两种不同的配置：

3.5 mm 单端输出

采用差分放大器结构，将 NJW1195A 输出的全差分信号转换为单端信号。四个反馈电阻 R1 ~ R4 取值为 1 kΩ 量级（具体数值根据 NJW1195A 输出摆幅与目标耳机声压级确定），并加入 Rx/Cx 双反馈网络以稳定耳机容性负载。

单端输出的增益设定需兼顾两个方面：

足够大的输出电压：以 32 Ω 耳机、115 dB/mW 灵敏度为例，要达到 110 dB SPL 仅需约 0.3 mW，对应输出电压约 100 mVrms；但对于低灵敏度平板耳机或高阻抗动圈耳机，可能需要 1 Vrms 以上输出；
不超出 OPA1622 的线性输出范围：在 ±7.5 V 级供电下，OPA1622 输出摆幅可达约 ±5.5 V，留有充分裕量。

4.4 mm 平衡输出

4.4 mm 平衡接口直接利用 NJW1195A 输出的差分信号对，经 OPA1622 构成的单位增益差分缓冲器驱动。该配置下，左右声道各需一颗双通道 OPA1622，共四路缓冲。由于无需差分转单端，电路对称性更好，共模抑制能力更强，THD+N 与串扰指标优于单端输出。

3.6.6 增益、输出阻抗与阻尼系数

耳放输出阻抗直接决定其对耳机振膜的阻尼能力。输出阻抗越低，耳机振膜在谐振频率处的“过冲”越小，瞬态响应越干净。OPA1622 的开环输出阻抗极低，配合深度负反馈后，闭环输出阻抗可低至毫欧级。

阻尼系数（Damping Factor）定义为：

$DF = \frac{Z_{\text{load}}}{Z_{\text{out}}}$

对于 32 Ω 耳机，若输出阻抗为 0.1 Ω，则阻尼系数约为 320，远高于消费级便携设备常见值（< 10）。这是台式耳放相对便携设备在驱动低阻高敏耳机时的核心优势之一。

3.6.7 供电与热设计

OPA1622 在耳放模块中由 ±9.5 V 主板供电经本地 LDO（前一节提到的 TPS7A47/TPS7A33）稳压后供电。选择 ±7.5 V 而非更高电压的原因：

足够驱动 32 Ω 耳机至 150 mW 以上输出功率；
避免过高供电导致大信号输出时芯片功耗过大；
为 NJW1195A（±7.5 V 最大供电）预留电压裕量，并通过 LDO 级联降低电源噪声。

OPA1622 采用 VSON-10 封装，底部有裸露散热焊盘，必须焊接至 PCB 的 V− 铜皮，并通过过孔连接至大面积负电源平面，以保证散热。数据手册给出的热阻 θJA 约为 47.6 °C/W（带合理散热焊盘设计）。在 32 Ω 负载、连续大信号输出时，需核算芯片结温，确保不超过 125 °C 的长期工作上限。

3.6.8 保护功能与开关机瞬态抑制

OPA1622 内置短路保护功能，可持续承受输出对中点短路。此外，其 EN 引脚支持低功耗关断模式，关断电流仅约 5 µA。

为抑制开关机时的 POP/CLICK 噪声，采取以下措施：

软启动供电：LDO 使能端由 RC 网络控制，电源电压缓慢建立；
OPA1622 EN 引脚时序控制：在电源建立完成前保持 EN 为低，待电源稳定后再使能运放；
NJW1195A 上电 Mute：音量芯片上电默认处于 Mute 状态，由 MCU 在系统稳定后解除静音；
零交叉音量切换：配合 NJW1195A 的零交叉检测功能，避免音量跳变引入可闻冲击。

3.7 模拟信号链被动元件一致性要求

从前文涉及的 I/V 转换与低通滤波器、NJWM1195A 音量控制网络，到 OPA1622 耳机驱动级，整段模拟小信号链路对被动元件的精度、温度稳定性与差分对称性提出了统一要求。被动元件的性能劣化会直接转化为共模抑制比下降、谐波失真增加、频率响应偏移以及声道间串扰恶化。因此，本节对整段模拟链路的电阻与电容选型进行集中规范，作为 3.3 至 3.6 三节共同的实现依据。

3.7.1 精度与稳定性的必要性

模拟音频链路中，被动元件的偏差会通过以下机制影响系统性能：

电阻失配：差分放大器、I/V 转换器与 LPF 的增益与极点位置本质上由电阻比值决定。差分对两侧电阻若存在哪怕 0.1% 的不对称，也会直接劣化共模抑制比（CMRR），将 DAC 输出端的共模噪声、时钟残余与偶次谐波转换为差模信号；在差分 LPF 中，失配还会造成左右声道或正负端的截止频率与相位响应不一致，进一步降低声道分离度并引入不可补偿的相位失真。因此，本设计中小信号路径的电阻优先选用 0.1% 精度并严格配对。
电阻噪声与非线性：电阻的噪声包含两个主要成分。其一为 约翰逊热噪声（Johnson-Nyquist noise），由载流子热运动产生，任何电阻都无法消除，其大小仅由阻值与绝对温度决定；其二为 过剩噪声（Excess Noise），又称电流噪声或 1/f 噪声，与电阻材料和工艺密切相关。厚膜电阻内部由导电颗粒与玻璃相构成，颗粒间存在大量非欧姆接触，在信号电流流过时会产生显著的过剩噪声与非线性失真；而采用气相沉积工艺制造的 金属膜薄膜电阻 结构均匀、晶界缺陷少，过剩噪声与电压系数远低于厚膜电阻。因此，在小信号模拟路径中应优先选用金属膜薄膜电阻，避免使用厚膜或碳膜电阻引入额外的噪声与谐波失真。
电容非线性：X7R/X5R 等多层陶瓷电容具有显著的 直流偏置效应（DC Bias Effect） 与 电压系数，其有效容值会随直流工作点与交流信号幅度发生非线性变化。在 LPF 与耦合网络中，这种变化会导致滤波器截止频率随信号幅度漂移，破坏频响平坦度，并引入互调失真；同时，MLCC 的压电效应还会把电信号转化为机械振动，产生可闻的“陶瓷啸叫”噪声。因此，关键位置应使用 C0G/NP0、PPS 薄膜或 MKP 薄膜电容，而非高 K 值陶瓷电容。
温度漂移：电阻与电容的温度系数（TCR、TC）会改变增益、极点位置与频响曲线。电阻温度系数过大时，I/V 转换增益与 LPF 截止频率会随整机发热而偏移；电容温度系数过大时，高通极点与低通极点同样会随环境温度漂移，导致不同工作温度下 THD+N、频响和信噪比出现可测差异，影响整机长期一致性。为此，本设计选用低温漂金属膜电阻（如 ±25 ppm/°C 或更优）与温度特性稳定的薄膜电容。

因此，所有处于小信号模拟路径中的电阻与电容，必须优先选用高精度、低温漂、低电压系数、低噪声的类型。

3.7.2 电阻选型要求

模拟信号路径中的电阻应选用 0.1% 精度或更高 的金属薄膜电阻（Metal Film Resistor），具体参数建议如下表所示。

参数	推荐值	说明
精度	≤ ±0.1%	保证差分对增益与 LPF 极点位置的一致性
温度系数（TCR）	≤ ±25 ppm/°C	降低温度变化带来的参数漂移
电压系数（VCR）	尽可能低	减少大信号下的非线性失真
类型	金属薄膜（Metal Film）	优于厚膜电阻，噪声与稳定性更佳
封装	0603 / 0805	兼顾焊接便利性与高频寄生特性

对于 LPF、差分放大器、耳机驱动级反馈网络中的匹配电阻对，应进一步从同一批次、同一卷带中筛选阻值接近的元件进行配对，使两侧偏差控制在 0.05% 以内。批量筛选时，可使用六位半数字万用表在恒温环境下测量并分组标记。

3.7.3 电容选型要求

模拟信号链中的电容应优先选用 C0G/NP0 陶瓷电容 或 聚丙烯薄膜电容（PPS/PP）。下表给出了不同位置的建议选型。

应用场景	推荐类型	不推荐类型	原因
LPF 积分/反馈电容	C0G/NP0	X7R/X5R/Y5V	C0G 容量稳定、低损耗、无压电效应
耦合/隔直电容	钽电解/铝电解（音频专用）或薄膜电容	普通陶瓷	避免低频相移与容量衰减
高频补偿电容（如 Rx/Cx 网络）	C0G/NP0	X7R/X5R	补偿极点位置必须稳定
电源退耦电容	陶瓷 + 电解并联	—	信号路径外可适当放宽要求