深入理解DDS(数字频率合成)

深入理解DDS(数字频率合成)

本篇文章翻译于ADI的 DDS Technical Tutorial,可以在ADI官网找到这篇教程,其中详细讲解了DDS技术的所有技术细节,非常值得一读。
🐟最近也在研究DDS(毕设),所以闲来无事翻译翻译。。

由于上一篇文章 利用STM32的片上DAC实现DDS(数字频率合成) 中对DDS的原理已经有了详细的介绍,所以我就跳过第一章DDS原理介绍部分了。直接从第二章开始~

Section 2.理解DDS的采样输出特性

在分析DDS输出特性的时候,采样理论 分析是必不可少的。采样输出的信号频谱如下图(Fig 2-1)所示,这个例子中,采样时钟 f_{CLOCK} 是300MHz,输出信号基波频率 f_{OUT} 是80MHz。

Spectral Analysis of Sampled Output
“采样”输出的频谱成分

可以看出,输出频谱具有sinx/x包络(Envelope)形状,奈奎斯特极限频率是时钟的一半,也就是150MHz,左边阴影区域是奈奎斯特带宽。

奈奎斯特采样定理指出,在DDS输出的每一个周期内 至少需要2个采样点 才能重建出期望的输出波形。输出频谱中含有 镜像频率 ,镜像频率值由 f_{CLOCK} ± f_{OUT}决定。第一镜频响应在 f_{CLOCK} - f_{OUT} = 220MHz 处出现,第三、四、五镜频在380MHz、520MHz、680MHz、820MHz(相对地)出现。注意频谱图中,零点出现在采样频率的整数倍处。

当输出频率超过了时钟频率时,第一镜频将作为混叠镜像出现在奈奎斯特带宽内( DC-1/2 f_{CLOCK} ),混叠镜频将无法使用传统的奈奎斯特抗混叠滤波器滤除。

在典型的DDS应用中,通常在DDS输出接上一个 低通滤波器(LPF) 来衰减输出频谱中的镜像频率成分。为了确保低通滤波器的截止频率在合理的范围内(通常设计滤波器时需要综合考虑滚降速率和带内起伏等因素))。
约定俗成的规则是将输出带宽限制在 0.4倍时钟频率 内。(如果时钟300MHz,那么输出频率范围对应为DC-300*0.4=120MHz),这有助于使用低成本的低通滤波器实现。

这本教程后面还有骚操作,就是利用DDS输出的镜像频率来实现比时钟频率更高的捷变输出。。这样操作的话就需要滤除基波和高阶镜频,保留一次镜频。这是后话了~

针对应用场景设计DDS系统

Ass ♂ you can see,在上面的频谱图中, f_{OUT}和各个镜频的幅度分布符合 sin(x)/x 滚降响应,这是由于采样输出的量化性质(采样信号是一个冲激信号,其频谱为sinc函数)。输出基波和任意给定的镜像频率的响应幅度均可使用 sin(x)/x 公式来直接计算得出。根据滚降响应函数,基波输出的幅度将与其调谐的频率的增加成反比——DDS系统的输出从直流到奈奎斯特带宽的幅度滚降是-3.92dB。在前面展示的框图中(这篇文里没放),DDS架构可以包括一个 反SINC滤波器,它可以针对DDS的采样输出特性作出 预补偿,从而在输出的80%奈奎斯特带宽内得到非常平稳的幅度滚降响应(±0.1dB,约等于不变)。

还是来看上面那张频谱图,请注意第一镜频的幅度:它在 f_{OUT}=0.33 f_{CLOCK} 时基波幅度的3dB以内。它的幅度非常接近基波,对输出的影响是最大的。在分析DDS应用时,根据 sin(x)/x 来预测DDS输出的各频率成分和响应,再由此来规划如何设计DDS系统是非常重要的。

其他的非相关影响

输出频谱中其他的异常,比如说 DAC的积分与微分非线性误差与DAC相关的脉冲(毛刺)能量时钟馈通噪声等,这些误差将不会遵从 sin(x)/x 滚降响应。这些异常将在输出频谱中以 谐波杂散 的形式出现,并且具有比镜频响应低得多的幅度。DDS器件一般的本底噪声(noise floor)一般由 衬底噪声热噪声效应接地耦合和各种由其他小信号引起的信号恶化共同决定。
DDS的本底噪声、杂散性能和时钟抖动性能受PCB布局、电源质量和输入参考时钟质量的影响,接下来会逐一对这些影响源进行讨论。

Section 4.DAC分辨率对杂散性能的影响

By Ken Gentile, Systems Engineer, Analog Devices, Inc.

一个DAC器件的分辨率由其输入的数据位数决定。举个例子,一个具有10-bit数据输入的DAC往往是 10位DAC。DAC分辨率的影响也可以通过观察DAC输出重建的正弦波而轻松感知到。

Effect of DAC Resolution

上图中,黑色曲线是一个4-bit DAC器件输出的正弦波。垂直线是时间标记,用于标记DAC输出更新为新值的时间。因此,每两个垂直线之间的水平距离就代表其采样周期。注意DAC输出与完美正弦波(红色)之间的偏差。在采样时2条曲线之间的垂直距离就是DAC由于其 分辨率有限 而引入的误差,这个误差被称作 量化误差,并引起称为 量化失真 的效应。

为了理解量化失真效应的本质,请注意DAC输出中 快速变化的边沿信号(也就是黑色曲线中的小台阶的边缘)。这些快速的边沿信号引入了相对于基波的 高频成分,就是这些高频成分组成了量化失真。在频域中,量化失真误差与奈奎斯特频带内混叠,在DAC输出频谱中显示为离散的杂散成分。

discrete spurs in DAC output spectrum

随着DAC分辨率的提高,量化失真效应随之降低,也就是DAC输出频谱中的杂散成分降低。这河里吗?这非常河里!DAC分辨率提高,那么黑色曲线中的小台阶就会更"矮",也就是说在相同的时间内信号变化的幅度变小了,意味着这个快速边沿所引入的高频成分将会减少!提高分辨率,在输出结果中所体现出的就是重建后的正弦波误差更小,更小的误差意味着更小的杂散成分。

实际上,DAC分辨率和杂散之间的关系是可以精确量化的。如果DAC工作在满量程输出情况下,那么输出信号的功率与量化噪声信号功率之比(SQR)可由下式给出:

SQR = 1.76 + 6.02B (dB) \\
B 是DAC的分辨率位数

举个栗子,一个8-bit DAC的SQR是49.92dB。需要注意的是,上述SQR计算公式仅仅描述了 由量化误差引起的噪声,它不提供任何关于杂散分布或最大杂散电平的信息,只有所有杂散相对于基波的总功率。
关于SQR第二点需要考虑的是,它仅仅描述DAC工作在满量程输出时的性能。当DAC工作在小于满量程输出的情况下时,基波幅度减小了,而 量化误差 Stays the Same。这样做的后果是量化噪声相比于基波信号变得更显著。DAC工作在非满量程时的误差也可以量化:

A = 20\lg(FFS) (dB) \\
FFS是DAC工作的满量程的分数(几分之几)\\
因此,SQR方程变成了:\\
SQR = 1.76 + 6.02B + A \\
 = 1.76 + 6.02B + 20\lg(FFS) (dB)

继续之前的例子,如果一个DAC工作在满量程输出的70%(FFS=0.7),这将导致SQR降低3.1dB,变成46.82dB。

过采样对杂散性能的影响

在数据转换器系统中,使用比奈奎斯特频率更高的采样频率被称为 过采样(OverSampling)。奈奎斯特采样定理要求被采样信号的带宽不得超过采样率的1/2。如果故意使采样信号的带宽限制为奈奎斯特要求的一小部分,则采样率超过奈奎斯特要求,这时便为过采样。

下图展示了过采样如何提高SQR。量化噪声功率大小取决于DAC的分辨率。它是一个固定的量,与阴影面积成正比。过采样时,总的量化噪声功率与奈奎斯特采样时的总量化噪声功率是 相等的,既然总量化噪声功率在所有情况中是相等的(是常量),而且"噪声矩形"与噪声总功率相对应,那么"噪声矩形"的高度随着采样率的升高而降低,过采样时噪声矩形的高度远小于奈奎斯特采样时的高度,这样才能保持矩形面积不变。
那么这时候,在我们感兴趣的频带内 (Band of Interest),量化噪声功率就变小了很多,这样就提升了总信噪比。

The Effect of Oversampling on SQR

过采样的效应也可以被量化:

C = 10\lg (F_{S_{OS}} / F_S) (dB) \\
F_S是奈奎斯特采样频率,F_{S_{OS}}是过采样时的采样频率\\
SQR公式为:
SQR = 1.76 + 6.02B + A + C\\
= 1.76 + 6.02B + 20\lg(FFS) + 10\lg (F_{S_{OS}} / F_S) (dB)

还是之前那个栗子。如果我们让DAC工作在满量程输出的70%,但是使用3倍过采样,那么总的SQR变成了51.59dB。这样反而将SQR相比于工作于满量程输出时,采样奈奎斯特采样的情况下提升了1.67dB~

相位累加器、相位截断误差、相位截断杂散分布等内容

这几段太长了,我偷个懒😭

Section 5.参考时钟的影响

By Rick Cushing, Applications Engineer, Analog Devices Inc.

DDS输出的信号质量直接取决于DDS的参考时钟信号。重要的参数有如下:

  • 频率稳定性,单位ppm(百万分之一)
  • 边沿抖动,单位ps或ns
  • 相位噪声,单位dBc/Hz

其中相位噪声实际上是根据 20\lg (F_{OUT} / F_{CLK}) 降低的。比如10MHz的输出信号的相位噪声将比"创造"它的100MHz的参考时钟的相位噪声少20dB。(20lg(10MHz/100MHz))

Reference clock edge uncertainty affects DDS output signal quality

上图展示了相位噪声(时域中表示为以百分比为单位的周期抖动)与波形周期的关系,并且绝对边沿抖动不受频率或周期变化的影响。比较 DDS参考时钟信号"Squared-up 时钟输出" 信号,可以发现边沿抖动在前者的一个周期中所占的比例远高于后者。这说明了通过分频改善相位噪声的原因,即分频前后的信号周期中都存在着相同量的边沿抖动,而该边沿抖动对高频信号的影响远大于对分频后的低频信号的影响。

参考时钟边沿抖动不会影响相位累加器的相位步进精度。相位累加器的步进由 频率调谐字(Frequency "tuning" word) 设定为一定值,并且无论时钟质量如何,都以极高的精度进行"数学操作"。
为了在模拟域中实现精确定位的数字相位步长,必须满足2个条件:

  • 精确的输出幅度(这是DAC的job)
  • 在正确的时间输出正确的信号(这是参考时钟的job)

频谱测量示例

ADI的完整DDS芯片提供一个大致精确的DAC将数字相位步长转换为模拟电压或电流输出。但这仅仅是一部分工作,另外的还有——为了重建完整的正弦波,需要精确的时钟步进来为DAC提供时钟。而这里的时钟就需要满足我们之前提到的种种需求了:超低边沿抖动、低相位噪声…

在频域中,DDS输出的相位噪声相对于参考时钟的相位噪声的提升则更为明显了。下图(Fig.5-2)是频谱分析仪测量的2种不同的DDS参考时钟的相位噪声。其中参考时钟1的相位噪声与边沿抖动性能远比参考时钟2要好。

Good and poor clock phase noise & DDS output Response

Fig.5-3展示了使用上述2种不同的时钟作为同一DDS器件的参考时钟(100MHz),所测量得到的输出信号(10MHz)的频谱。输出1表明了其输出信号的相位噪声相比于参考时钟信号有20dB的提升(10倍)。输出2展示了相比于其参考时钟信号更小的相位噪声,但由于测量仪器的本底噪声性能不太够,想要像信号1一样测量出20dB的提升有些力不从心了~

有没有注意到输出信号2的频谱中的小幅度的 毛刺?这些杂散信号是由DDS的 相位-幅度转换级 中的相位截断效应和相位-幅度转换的算法误差所致。这些杂散信号同样也存在于输出信号1中,只不过在输出信号1中过多的相位噪声掩盖了他们的存在。这说明了 相位噪声 在输出高质量、高信噪比信号时为何如此重要。

但有时候DDS无法反映输入时钟的质量。比如说,一般 DDS&DAC 贡献的相位噪声大约是 -130dBc/Hz(1kHz载波频偏)。如果参考时钟的相位噪声比-130dBc/Hz更小,那么器件所贡献的相位噪声将会让这个参考时钟的卓越性能白白浪费掉。这项DDS的性能指标叫 "残留相位噪声"(Residual Phase Noise)。无论使用多好的参考时钟源,DDS的相位噪声性能永远也不会超越这个指标。所以不要浪费那么好的晶振哟~

DDS输出信号的总相位噪声是参考时钟 在被DDS分频且增强之后的相位噪声 与 DDS自身的残留相位噪声 之和。再举个栗子,一个参考时钟(振荡器,100MHz)的相位噪声是 -110dBc/Hz@1kHz频偏, F_{OUT} / F_{CLK} = 1/10,因此输出相位噪声被衰减20dB。被衰减了相位噪声之后的参考时钟所贡献的相位噪声的量就变成了 -130dBc/Hz(此时输出频率为10MHz),与DDS器件的残留相位噪声相等,将 -130dBc/Hz 与 -130dBc/Hz相加,结果是相位噪声加倍,变为 -127dBc/Hz。即使你使用相位噪声为 -200dBc/Hz 的参考时钟,最后DDS输出信号的相位噪声也无法比DDS器件本身的残留相位噪声(-130dBc/Hz)更低。

使用DDS内建的倍频器为参考时钟倍频

许多ADI的DDS和数字调制器芯片都有片上的参考时钟倍频电路。这些可以被接入或旁路掉的倍频器,允许使用一个低频外部时钟源来为DDS芯片提供一个高得多的参考时钟信号。这些倍频器可以通过数字编程倍频系数(从4倍至20倍)。这样设计是很有好处的,因为这样就可以使用一个低频时钟来同步多个高速DDS芯片,这有助于简化高速时钟分配与同步问题。如果直接使用一个高频时钟源,系统的复杂度和成本将大幅上升,而在芯片内集成倍频器则可以避免这种问题。

但是参考时钟倍频器并不适用于所有的应用场景。当涉及参考时钟倍频时,都需要在输出信号的质量方面进行权衡。倍频将在PLL环路带宽内以 20 \lg(F_{OUT} / F_{CLK}) 恶化参考时钟的相位噪声(F_out是倍频输出的高频时钟频率,F_clk是参考时钟信号的频率)。又举个栗子,一个6倍倍频器将使一个相位噪声为 -110dBc/Hz的振荡器的相位噪声恶化15.5dB,倍频后的高频信号的相位噪声仅有-94.5dBc/Hz。并且,PLL环路滤波器的特性可能导致在靠近其截止频率时的相位噪声 "突起"。下图展示了典型DDS(AD9851)的输出相位噪声恶化,该器件具有片上完整的PLL环路滤波器。其他的带有片外环路滤波器的DDS设备通常不会在滤波器响应中表现出峰值。

Typical DDS Phase Noise With and Without Clock Multiplier Function

DDS的无杂散动态范围(SFDR)性能

使用参考时钟倍频器同样会对 SFDR(Spurious-free dynamic range) 性能产生影响。Figure.5-5展示了同一DDS器件分别使用倍频器和不使用倍频器时输出同一频率信号的频谱图,对比窄带SFDR(±1MHz,其实不窄),使用倍频的输出信号SFDR约为-68dBc,不使用倍频的输出信号SFDR约为-78dBc。同时注意到,前者的本底噪声相比后者也同样升高了不少。

Spectral Plot of DDS Output with & without Reference Clock Multiplication

即使考虑到性能折衷,片上参考时钟倍频器的良好性能、便利性和节约成本的特性也让其在许多DDS中得到应用(但不是大多数)。然而,为了得到最好的SFDR和相位噪声性能,使用外部时钟直接作为DDS的参考时钟仍是必须的。

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